第05章 存储器和接口技术.ppt

若利用输出端Y4~Y7作为片选信号，4片RAM芯片的地址分配又不同，分别为： 第一片：2000~27FFH (Y4 :__10 0___ ____ ____) 第二片：2800~2FFFH (Y5 :__10 1___ ____ ____) 第三片：3000~37FFH (Y6 :__11 0___ ____ ____) 第四片：3800~3FFFH (Y7 :__11 1___ ____ ____) 部分译码方式的特点：可寻址空间比线性选择范围大，比全译码选择方式的地址空间要小。部分译码方式的译码器比较简单，但地址扩展受到一定的限制，并且出现地址重叠区。使用不同信号作片选控制信号时，它们的地址分配也将不同，此方式经常应用在设计较小的微型计算机系统中。 总之，CPU与存储器相连时： 将低位地址线连到存储器所有芯片的地址线上，实现片内选址。 将高位地址线单独选用(线选法)或经过译码器(部分译码或全译码)译码输出控制芯片的选片端，以实现芯片间寻址。 连接时要注意地址分布及重叠区。 5.3.1存储器芯片的扩展 1) 存储器芯片的位扩充 如果CPU的数据线为8位，而存储器的一个存储单元中只有4bit数据，这时，就要用两片这样的存储芯片通过位扩充的方式满足CPU系统的要求。 例：用1K×4的2114芯片构成1K×8的存储器系统 分析：1K×4有10根地址线，4根数据线，而要求的存储器系统1K×8需要有10根地址线，8根数据线，所以，用2片2114组成，其地址线一一对应接在一起，数据线则分高4位低4位分别接在系统的数据线上，2片2114地址一样。 第1步：将存储器芯片的10根地址线连接在一起，并与CPU的低位地址一一相连。 第2步：将1号芯片的4位数据线与CPU的低4位连接，将2号芯片的4位数据线与CPU的高4位连接，形成8位数据线。 第3步：将1号芯片和2号芯片的读写控制线相连，并与CPU的WR(写有效)相连。 存储器地址分配 片1与片2的地址是一样的，对CPU来说，当A10,A11均为0时，Y0有效，即片选有效，选中这两片存储器。 地址码 地址范围 A15 …… A12 A11 A10 A9 A8 …… A0 × …… × 0 0 0 0 …… 0 0000H × …… × 0 0 0 0 …… 1 0001H …… …… …… …… …… …… …… …… …… …… × …… × 0 0 1 1 …… 1 03FFH 第4步：用CPU的高端地址译码产生片选信号，同时，用CPU的M/IO信号控制译码器输出，只有当执行读写存储器的指令时片选才有效。 2) 存储器芯片的字扩充 存储器芯片内每个存储单元的位数满足存储器数据线的要求，但每个芯片的容量不够，这时，也需要多片芯片连接，合成一个大的存储系统。 例：用2K×8的2716组成8K×8的存储器系统。 分析：2K×8有11根地址线，8根数据线，而要求的存储器系统8K×8需要有13根地址线，8根数据线，所以，用4片2716组成，其低位地址线、数据线一一对应接在一起，而CPU的高2位地址作为译码器的输入信号，译码器输出4位线分别连接4个芯片的片选端，使4个芯片的地址范围不重复。 第1步：将存储器芯片的11根地址线连接在一起，并与CPU的低11位地址一一相连；将存储器的8位数据线一一相连，并与CPU的数据总线连接在一起。 第2步：将存储器芯片的读允许OE线连接在一起，并与CPU的读控制线RD相连； 第3步：将CPU的2根高位地址线经过译码产生4种输出分别控制4片2716的片选端，使其分占不同的存储空间；同时用CPU的M/IO信号控制译码器输出，只有当进行存储器操作时，选中的地址空间才有效。 存储器地址分配 存储器的地址线一致，所不同的只有片选端。 A12 ,A11 A10 A9 A8 ,A7 A6 A5 A4 ,A3 A2 A1 A0 2716(1) 0 0 0 0 0 0 0 0 0 0 0 0 0 0000H 0 0 0 0 0 0 0 0 0 0 1 0001H 0 0 0 0 0 0 0 0 0 1 0 0002H …… …… 1 1 1 1 1 1 1 1 1 1 0 07FEH 1 1 1 1 1 1 1 1 1 1 1 07FFH A12 ,A11 A10 A9 A8 ,A7 A6 A5 A4 ,A3 A2 A1 A0 2716(2) 0 1 0 0 0 0 0 0 0 0 0 0 0 0800H 0 0 0 0 0 0 0 0 0 0 1 0801H 0 0 0 0 0 0 0 0 0 1 0 0802H …… …… 1 1 1 1 1