FPGA中的时序分析和设计.ppt

有待进一步整理…… * * * * * * * * * * * * * * * * * * * * FPGA中的时序分析和设计 本课程涉及的内容 时序基础 时序分析 时序优化 时序约束 同步设计 跨时钟域 设计案例 时序基础 时序分析和设计是为了回答以下问题： 为什么同一个FPGA烧写程序在同一个板卡上时好时坏？ 为什么同一个FPGA烧写程序在不同批板卡上表现不一？ 设计是否已经稳定？有多大裕量？怎样更稳定？ 设计是否可以跑得更快，怎样跑得更快？ 怎样对设计进行完整有效的约束，怎样确定约束是否完整和合理？ 为什么要进行同步设计，怎样进行同步设计？ 怎样进行跨时钟域的设计？ 时序基础 数字域上的采样（最简模型） 物理模型 时序模型 时序基础 数字域上的采样（内部模型） 物理模型 时序模型 时序基础 数字域上的采样（接口模型） 物理模型 时序模型 时序基础 数字域上的采样（全模型） FPGA中的时序包括两大部分： 1,接口的时序。 2,内部的时序。 ? ? IN CLK OUT D Q CLR PRE D Q CLR PRE 组合逻辑延时 ? CLR 时序分析（模型） 三种路径: 时钟路径 数据路径 异步路径* 时钟路径 异步路径 数据路径 异步路径 D Q CLR PRE D Q CLR PRE 两种分析: 同步路径 – 时钟 数据路径 异步路径* – 时钟 异步信号 *在本例中异步路径是指控制寄存器异步信号的路径 时序分析（发射沿 锁存沿） CLK 发射沿 锁存沿 Data Valid DATA 发射沿: “源寄存器”的输入端锁存信号的时钟沿 锁存沿: “目的寄存器”的输入端锁存信号的时钟沿。 通常发射沿到锁存沿的路径是时序分析工具分析的路径，在有时钟频率约束的情况下，分析和布线工具会保证发射沿到锁存沿小于一个时钟周期(多周期路径除外)。 时序分析（建立时间 保持时间） 建立时间: 时钟沿到来之前，数据必须稳定的最短时间。 保持时间: 时钟沿到来之后，数据必须稳定的最短时间。 建立时间和（或）保持时间不满足是采样出错的根本原因。 D Q CLR PRE CLK Th 采样窗 DATA Tsu 时钟 数据 时钟边沿前后，数据均需有个稳定期，以确保准确采样 时序分析（数据延时时间） 数据延时时间= Tclk1 + Tco +Tdata CLK REG1.CLK Tclk1 Data Valid REG2.D Tdata 发射沿 Data Valid REG1.Q Tco 从发射沿到数据到达目的寄存器输入端的时间 REG1 PRE D Q CLR REG2 PRE D Q CLR 组合 逻辑 Tclk1 TCO Tdata 时序分析（时钟延时） 时钟延时时间 = Tclk2 CLK REG2.CLK Tclk2 锁存沿 从时钟输入引脚到采样寄存器时钟引脚的延时 REG1 PRE D Q CLR REG2 PRE D Q CLR 组合 逻辑 Tclk2 时序分析（时钟歪斜/抖动） CLK REG2.CLK 时钟歪斜 从时钟输入引脚到采样寄存器时钟引脚的延时 REG1 PRE D Q CLR REG2 PRE D Q CLR 组合 逻辑 Tclk2 REG2.CLK 时钟歪斜/抖动通常都是PS级，在常用S6.C3.V5芯片中甚至是100PS级，在分析时序时加一定的裕量就可以不考虑 时序分析（建立时间余量） Tclk2 REG2.CLK 在锁存沿到来之前，实际数据稳定的时间超出能正确采样的Tsu的余量。 建立时间余量大于0是采样稳定的必要条件。 Tsu CLK REG1.CLK Tclk