第5篇 现场可编程逻辑系统的设计技巧.ppt

第5章 现场可编程逻辑系统的设计技巧 5.1 同步电路设计技巧 5.2 多级逻辑的设计技巧 5.3 数字系统设计中的可编程器件的选择方案 5.4 数字系统设计中的低功耗设计原则 5.1 同步电路设计技巧 FPGA具有丰富的触发器资源， 灵活、 低延时的多时钟资源和三态的总线结构资源， 有利于同步电路的设计实现。 同时， FPGA的也存在极大的弱点： 由内部逻辑实现中的布局布线的不确定性所带来的系统时延的不确定性。 因此， 特别是对于时延关系要求苛刻的异步电路， 用FPGA实现起来相对较困难。 5.1.1 同步电路与异步电路的基本概念 数字系统的电路通常由组合逻辑、 时序逻辑或者两者混合构成。 对于时序逻辑电路， 其基本结构如图所示。 时序逻辑电路的输入信号有脉冲形式和电平形式两种， 如图 5 - 3所示。 按照输入信号形式的不同， 时序逻辑电路又可分为脉冲型和电平型。 5.1.2 FPGA现场集成中常见的问题 在采用FPGA这样已规范的可编程逻辑阵列和可编程连线的有限资源， 去实现不同功能的时序逻辑电路系统时， 如何把握随机的布局、 布线带来的时延对系统逻辑的影响， 如何避免局部逻辑资源时延特征和不同的时序电路形式的制约， 如何有效利用FPGA的特征逻辑结构去优化电路设计， 都是一个设计工程师在设计中必须考虑的问题。 在采用FPGA的数字时序逻辑的现场集成， 特别是对于同步电路的设计实现中， 我们常遇到的主要问题有以下几种。 1. 在同步电路设计中， 如何使用时钟（clock）使能信号的问题 同步电路：电路在时钟信号有效时， 来捕捉电路的输入信号和输出信号， 规范电路的状态变化。 同步电路设计中， 时钟信号是至关重要的。 但是， 直接用门控时钟来控制电路的状态变化， 由于各种原因造成的时钟信号的毛刺将直接影响电路的正常工作。 因此， 在电路结构中， 增加时钟使能信号，无论对于防止时钟信号随机毛刺的影响， 还是严格规范电路逻辑的时序对应， 都是非常重要的。 有的电路采用图 5 - 5(a)所示的对触发器增添CE脚的形式， 而有的设计则采用图5 - 5(b)所示的附加逻辑控制端CE的方式来实现CE的控制功能。 不管采用何种形式， 如果在电路中不使用CE信号时， 则要将CE端接至高电平。 3. 在同步电路设计中应严格避免时钟信号（CLK）、置位(Set)/复位(Reset)信号的毛刺 目前的FPGA中的触发器的响应速度越来越快， 其可以响应非常窄的时钟脉冲。 因此， 往往触发器会响应时钟信号中的毛刺， 导致逻辑发生误动作。 为了防止这类情况的发生， 建议采用如图 5 - 9所示的电路， 这样便可以实现相同的逻辑功能， 却不会导致时钟产生毛刺。 也可以有意识地对与门输入端引入一个CLB时延， 如图 5 - 10所示， 同样可以将门控时钟毛刺形成的可能性降低。 4. 在同步电路设计中， 时钟偏移及不确定信号电平的影响 时序电路在FPGA中实现时， 由于各部分连线长短不一致， 导致其虽然多个触发器共用一个时钟信号， 但触发器时钟端的信号延时并不相同， 信号会发生不同的畸变， 构成时钟信号偏移。 如图 5 - 14所示， 图5 -14(a)中标出时钟信号的不同时延， 对照图5-14(c)的信号波形， 可以分析， 由于时钟信号到达触发器的端口处的信号发生畸变和不同的时延， 该移位寄存器将不能正常工作。 在同步电路的设计实现中， 我们还应注意信号建立和保持时间的需要， 特别是触发器输入信号的变化不能距离时钟信号边缘太近， 如图 5 - 15所示。如果两者太接近的话， 触发器输出将会形成如下3种情况： (1) 维护输入D的原值; (2) 改变成输入D的新值; (3) 输出是不确定的。 5.1.3 同步逻辑电路设计中的基本技巧 1. 对于输入信号是异步的情况 在同步逻辑电路设计中， 对于异步的输入信号， 首先要做的工作是同步异步信号。 图 5 - 16所示为异步输入信号同步化的电路举例。 对于如图 5 - 17所示电路， 前后两个触发器之间为某一逻辑功能， C