第04节 存储系统.ppt

第四章 存 储 系统 4.1 概 述 4.2 主存储器 4.3 高速缓冲存储器 4.4 辅助存储器 通常在一个存储器周期内，n个存储体必须分时启动，则各个存储体的启动间隔为 （n为交叉存取度） 整个存储器的存取速度有望提高n倍 例5 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少? 解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是： q=64b×4=256b 顺序存储器和交叉存储器连续读出4个字所需的时间分别是： t2=mT=4×200ns=800ns=8×10-7s t1=T+(m-1)=200ns+350ns=350ns=35×10-7s 顺序存储器和交叉存储器的带宽分别是： W2=q/t2=256b÷(8×10-7)s=320Mb/s W1=q/t1=256b÷(35×10-7)s=730Mb/s (3) 存储器控制部件（简称存控） 易发生代码 丢失的请求源，优先级 最高 严重影响 CPU 工作的请求源， 给予 次高 优先级 4.2 控制线路 排队器 节拍 发生器 Q Q CM 来自各个请求源 …… 主脉冲 存控标记 触发器 4.2.8、双端口存储器（补充 参考白P86） 1、双端口存储器的逻辑结构 双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。 举例说明，双端口存储器IDT7133的逻辑框图 。如下页图。 4.2 2、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。 3、有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。 4.3.1、概述 1. 问题的提出 避免 CPU “空等” 现象 CPU 和主存（DRAM）的速度差异 缓存 CPU 主存 容量小 速度高 容量大 速度低 程序访问的局部性原理 CPU从主存取指令或取数据，在一定时间内，只是对主存局部地址区域的访问。 1、指令和数据在主存都是连续存放的 2、有些指令和数据往往被多次调用 CPU cache Main memory 4.3 2. Cache 的工作原理 (1) 主存和缓存的编址 1、主存和缓存按块存储 块的大小相同，B=2b为块长 2、主存共有M= 2m块，用高m位地址选择块（m为块地址） b为块内地址 3、cache有C= 2c块，用高c位地址选择块（c为块地址） 4.3 设主存容量为2n字节，地址线为n条。将主存分2m块，每块容量为2b，将cache分2c块，每块容量为2b 。 主存地址位数n＝m＋b；cache地址位数＝c＋b 举例：主存分16块，每块8个字节 cache有4块，每块8个字节 1 0 0 1 1 0 1 1 0 0 1 1 (2) 命中与未命中 缓存共有 C 块 主存共有 M 块 M C 主存块 调入 缓存 主存块与缓存块 建立 了对应关系 用 标记记录 与某缓存块建立了对应关系的 主存块块号 命中 未命中 主存块与缓存块 未建立 对应关系 主存块 未调入 缓存 4.3 cache的有关参数 命中率 h 平均访问时间 t 访问效率 e h与程序的行为、cache的容量、组织方式、块的大小有关。 CPU 欲访问的信息在 Cache 中的 比率 4.3 【例题】CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。 解一：先计算效率，再计算平均访问时间。 解二：先计算平均访问时间，再计算效率。 讨论: 加速比= 加速前主存存取时间 / 加速后Cache/主存存取时间 = 250/60 = 4.16 4.3 D (3) Cache