一种基于FPGA的8B_10B编解码电路的设计与实现.pdf

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2017-07-07 发布于浙江
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一种基于FPGA的8B_10B编解码电路的设计与实现

DOI :10.13 82/j.issn.2095 -533.2010.05.015 2010 年9 月　　　　　　　 Sept.2010 第 15 卷第5 期　　 JOURNAL OF XIAN UNIVERSITY OF POSTS AND TELECOMMUNICATIONS Vol.15 No.5 FPGA 8B/10B 武小强, 田小平 (西安邮电学院电子工程学院, 陕西西安　710121) :为提高8B/10B 编解码电路的速度和现低资源消耗, 根据8B/10B 编解码真值表的内在相关性和编码特点, 采用降低查找表个数的方法, 给出一种基于查找表的 8B/10B 编解码电路设计方案。验仿真和数据分析显示, 新方案较现有方案速度更高, 资源消耗更低。 :8B/10B;FPGA;直流平衡;查找表;不平衡度 :TN7 　　　　　:A 　　　　　:1007-32 4 (2010)05-0027-03 8 。 8B/10B 0 　。 1。 8B/10B , , 。8B/10B , 1　8B/10B , 。, 2 　8B/10B , 。 , 2.1　 [2-] , 8B/10B 8 8B/10B , 、 3B/4B 5B/ B 。 3B/4B 、。 8 10 4 ;5B/ B 1　8B/10B 8 5 10 . 10 , 8B/10B A .X.Widmer P.A . 。 Franasze 1983 , 2 。。 8B/10B , 8 DC (), (RD) 10 , 。。:`0 [7] 。, `1, RD `0, ; [8, 9] 10 , , `1`0, RD `1, :2010-05-23 :(1983-), , , ; (19 3-), , , 。 ·28 · 西　安　邮　电　学　院　学　报　　　　　　　　　　　　　2010 年9 月 ;:5 `0 5 RD3 RD5 3B/4B 5B/ B `1;4 `0 `1; `0 , RD , RD previous 4 `1;RD (10bit)。 , , 。 RD previous RD3 RD5, RD3 RD5 RD, RD RD previous。RD 4 。 2　8B/10B 2.2　 8B/10B , 3B/4B, 5B/ B , , 。 4 　RD ,