5章使用EDA工具软件QuartusⅡ.ppt

EDA实验 ;EDA实验内容;EDA设计流程;EDA设计流程;EDA设计流程;EDA设计流程;EDA设计流程;常用EDA工具;设计输入编辑器 通常专业的EDA工具供应商或各可编程逻辑器件厂商都提供EDA开发工具，在这些EDA开发工具中都含有设计输入编辑器，如Xilinx公司的Foundation、Altera公司的MAX+plusII等。 一般的设计输入编辑器都支持图形输入和HDL文本输入。图形输入通常包括原理图输入、状态图输入和波形图输入三种常用方法。原理图输入方式沿用传统的数字系统设计方式，即根据设计电路的功能和控制条件，画出设计的原理图或状态图或波形图，然后在设计输入编辑器的支持下，将这些图形输入到计算机中，形成图形文件。 ;仿真器 在EDA技术中仿真的地位非常重要，行为模型的表达、电子系统的建模、逻辑电路的验证以及门级系统的测试，每一步都离不开仿真器的模拟检测。在EDA发展的初期，快速地进行电路逻辑仿真是当时的核心问题，即使在现在，各个环节的仿真仍然是整个EDA设计流程中最重要、最耗时的一个步骤。因此，仿真器的仿真速度、仿真的准确性和易用性成为衡量仿真器的重要指标。; 几乎每个EDA厂商都提供基于Verilog/VHDL的仿真器。常用的仿真器有Model Technology公司的Modelsim，Cadence公司的Verilog-XL和NC-Sim，Aldec公司的Active HDL，Synopsys公司的VCS等。 ; HDL综合器是一种用EDA技术实施电路设计中完成电路化简、算法优化、硬件结构细化的计算机软件，是将硬件描述语言转化为硬件电路的重要工具。HDL综合器在把可综合的HDL（Verilog或VHDL）转化为硬件电路时，一般要经过两个步骤。第1步是HDL综合器对Verilog或VHDL进行处理分析，并将其转换成电路结构或模块，这时是不考虑实际器件实现的，即完全与硬件无关，这个过程是一个通用电路原理图形成的过程。第2步是对应实际实现目标器件的结构进行优化，并使之满足各种约束条件，优化关键路径等。 ; HDL综合器的输出文件一般是网表文件，是一种用于电路设计数据交换和交流的工业标准化格式的文件，或是直接用硬件描述语言HDL表达的标准格式的网表文件，或是对应FPGA/CPLD器件厂商的网表文件。 HDL综合器是EDA设计流程中的一个独立的设计步骤，它往往被其他EDA环节调用，完成整个设计流程。 ;例：一位全加器的电路网表 E1，XOR，（X，Y），S1 E2，XOR，（Cin，S1），Sum E3，AND，（X，Y），S2 E4，AND，（S1，Cin），S3 E5，OR，（S2，S3），Cout;Quartus II ;Quartus II的图形编辑输入法 用原理图输入设计法进行数字系统设计时，不需要任何硬件描述语言知识，在掌握了数字逻辑电路的基本知识后，即可使用Quartus II提供EDA平台，设计数字电路。在Quartus 平台上，使用图形编辑输入法设计电路的操作流程包括编辑、编译、仿真和编程下载等基本过程。用Quartus II图形编辑方式生成的图形文件的扩展名为.gdf或.bdf；用文本输入方式生成的文件的扩展名为.vhd。 为了方便电路设计，设计者首先应当在计算机中建立自己的工程目录，例如用\myeda\mybdf\文件夹存放设计.bdf文件，用\myeda\myvhdl\文件夹存放设计.vhd文件等。 ;编辑原理图;1. 编辑设计文件 ;填入项目所在的文件夹名;(2)进入图形编辑方式。执行“File”?“New”命令，选择 “Block Diagram/Schematic File ” （模块/原理图文件）方式。 ;（3）选择元件。在原理图编辑窗中的任何一个位置上双击鼠标的左键将跳出一个元件选择窗。 ;半加器（h_adder.gdf）设计项目示意图; 1位全加器的原理图;一位全加器的图形编辑文件;2. 编译设计文件 设计好的图形文件一定要通过编译。在编译中，Quartus II自动完成编译网表提取（Compiler Netlist Extractor）、数据库建立（Database Builder）、逻辑综合（Logic Synthesizer）、逻辑分割（Partitioner）、适配（Fitter）、延时网表提取（Timing SNF Extractor）和编程文件汇编（Assembler）等操作。 ;2. 编译设计文件 在编译设计文件前，应先选择下载的目标芯片，否则系统将以默认的目标芯片为基础完成设计文件的编译。在Quartus II集成环境下，执行“Assignments”菜单下的“Device”命令，在弹出器件选