数字电子技术基础第五版第五章.ppt

第五章 触发器 5.1 概述 一、触发器用于记忆（存储）1位二进制信号 1. 有两个能自行保持的状态1和0; 2. 根据输入信号可以置成0或1. 二、触发器的分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（SR, JK, D, T） 5.2 SR锁存器 (Set-Reset Latch) 一、电路结构与工作原理 例：用与非门组成的SR锁存器 5.3 电平触发的触发器 一、电路结构与工作原理 二、动作特点 在CLK=1的全部时间里， S和R 的变化都将引起输出状态的变化。 D触发器 5.4 脉冲触发的触发器 一、电路结构与工作原理 P225 例5.4.1 (5) 列出真值表 二、脉冲触发方式的动作特点 5.5 边沿触发的触发器 为了提高可靠性，增强抗干扰能力，希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来时的输入信号状态，与在此刻前、后输入的状态没有关系。 构成边沿触发器的方法: 1.用CMOS传输门的边沿触发器； 2.维持阻塞触发器； 3.用门电路tpd的边沿触发器； · · · · · · 一、电路结构和工作原理 2 、利用CMOS传输门的边沿触发器 5.6 触发器的逻辑功能及其描述方法 5.6.1 触发器按逻辑功能的分类 时钟控制的触发器中,由于输入方式不同（单端输入、 双端输入），次态（ ）随输入变化的规则不同。 具体分为： SR触发器，JK触发器，T触发器，D触发器。 一、SR触发器 1. 定义：在时钟信号作用下，具有如下功能的触发器称为 SR触发器。 二、JK触发器 1.定义 三、T触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器： 四、D触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器： 逻辑功能： 是 与输入及 在CLK作用后稳态之间的关系。 （SR, JK, D, T） 电路结构形式： 具有不同的动作特点（转换状态的动态过程），包括： “同步，主从（脉冲），边沿” ※5.7 触发器的动态特性 一、输入信号宽度 二、传输延迟时间 一、建立时间 二、保持时间 三、传输延迟时间 四、最高时钟频率 1、用两个电平触发的D触发器组成的边沿触发器 当CLK为低时,CLK1为高,FF1翻转,Q1=D; CLK2为低,FF2保持. 当CLK由低变高时,CLK1为低,FF1保持上升沿到达前的状态Q1=D; CLK2变为高,FF2翻转为Q2=Q1=D. Q1=1 Q1=0 Q1=1 Q2=Q1=1 Q2=Q1=0 Q2=Q1=1 1 X 1 0 X 0 X X X 这是一个上升沿触发的D触发器。 在CLK=1时,进行异步置位 1* 0 1 1 1* 1 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 化简过程中用到了公式： 和约束条件SR=0。 1* 0 1 1 1* 1 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 1 0 1 1 0 1 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 用卡诺图化简 0 1 1 1 0 1 1 1 0 0 0 0 1 1 1 1 0 1 0 1 0 0 0 0 5.6.2 触发器的电路结构和逻辑功能、触发方式的关系 作业：P256，5.21, 5.25 《数字电子技术基础》第五版 单个的或非门不具有记忆功能 将两个或非门连接在一起，形成反馈，从而具有记忆功能 1 0 0 0 1 1 vI1消失后，v01还保持原状态 1 0 1.电路结构： 1 1 0 0 0① 1 1 1 0① 0 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 0 0 0 0 否则, 忽0,忽1,不稳定. 4.对输入的约束条件： 原态（初态） 新态（次态） 二、动作特点 在任何时刻，输入S、R都能直接改变输出Q的