数字逻辑课件第4章更新6.ppt

* 4.6.7 加法器及其应用 － 半加器 (half-adder)： 半加器逻辑符号 － 全加器（full-adder)： 全加器逻辑符号 － 串行进位（行波 travelling wave）的并行加法器。 － 先行进位加法器 74LS283逻辑图 超前进位加法器 四位二进制数加法器 74LS283 逻辑符号 基本输入 基本输出 级联输入 （低端进位） 级联输出 （向上进位） 四位二进制数加法器 74LS283 四位二进制数加法运算 X3X2X1X0 Y3Y2Y1Y0 低位进位 四位二进制数补码加法器 如何利用加法器实现减法器？ 四位二进制数加法器 74LS283 加法运算 减法运算 “1” “0” M＝0：加法运算 M＝1：减法运算 已知： 四位加法器设计BCD代码转换电路 1）余3码转换成8421码。 解：真值表： 四位二进制数加法器 逻辑电路： 解毕。 2）2421码转换成余3码。 解：真值表如下： 逻辑条件： 四位二进制数加法器 解毕。 逻辑电路图： 四位加法器设计BCD代码转换电路 四位二进制数加法器 四位二进制数加法器 向高一位8421码运算进位 从低一位8421码运算进位 两个8421码的加法 Truth Table ? Verilog加6修正模块 修正后S Cout H3H2H1H0 未修正前S Co S3S2S1S0 和数（十进制） 1 1000 1 0010 18 1 0111 1 0001 17 1 0110 1 0000 16 1 0101 0 1111 15 1 0100 0 1110 14 1 0011 0 1101 13 1 0010 0 1100 12 1 0001 0 1011 11 1 0000 0 1010 10 0 1001 0 1001 9 0 1000 0 1000 8 0 0111 0 0111 7 0 0110 0 0110 6 0 0101 0 0101 5 0 0100 0 0100 4 0 0011 0 0011 3 0 0010 0 0010 2 0 0001 0 0001 1 0 0000 0 0000 0 和S需要校正： 加6修正 有进位时 大于9时 修正条件 R 基于Verilog HDL描述的加6修正模块 module add8421(co,s,cout,sout); input co; input [3:0] s; output cout; output[3:0] sout; reg cout; reg[3:0] sout; always@(co or s) begin if(co==1| s9) {cout,sout}=5b’10110; else {cout,sout}=5b’00000; end endmodule 有进位时 大于9时 修正条件 基于模块化设计方法的8421码十进制加法器设计图： 加法器74LS283 加6修正模块 8421码十进制加法器仿真波形图： 2+5=7 6+7=13 9+9=18 加数和 被加数 修正后的和 及进位位 两个8421码加法的Verilog HDL描述 控制伪码 相加并修正 输出结果 仿 真 波 形 组合电路的分析与设计小结及教学要求 基本概念（了解、理解） 组合电路的特点 逻辑门符号及等效符号 信号名及其有效级 引端有效级和等效变换（了解） 常用MSI逻辑器件的逻辑功能和逻辑符号 熟练掌握： 74LS138、139、151、153、157、283 组合电路的分析 基于逻辑门的组合电路的分析 分析方法： （1）根据给定的逻辑图写出输出函数的逻辑表达式； （2）化简输出函数的逻辑表达式； （3）列出输出函数的真值表； （4）电路逻辑功能评述。（注意平时积累） 基于MSI逻辑器件的组合电路的分析 MSI逻辑器件 + 逻辑门附加电路 逻辑功能、逻辑符号、使能端、必要的输出表达式 …… 上述的分析方法 综合分析、列真值表、功能评述 ●基于加法器（74LS283）的电路分析 （加减运算、代码转换） ●基于译码器（74LS138、139）的电路分析 译码器的每一个输出与输入变量构成的最小项存在对应关系。 逻辑函数都可展开为最小项形式。 译码器实现逻辑函数的原理 译码器 逻辑门 … 输出 … 输入变量 使能 1）分析译码器部分，求出每个译码器输出与输入变量的对应关系，即电路输出包含了哪些输入变量的最小