状态机20110930.ppt

AD574A 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 STS DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 DG VL 12/8 CS A0 R/C CE VCC RUT AG RIN VEE BIF 10IN 20IN 输 出 转 换 后 的 数 据 12 位 转换结束状态位 数字地 模拟 信号 输入 单极性方式 双极性方式 片选端 VCC -12V +12V R1 RF AD574电路原理图 A/D转换启动 A/D数据 输出控制 12位或8位输出有效控制信号 4.4.2.1 二进程有限状态机 图4-3 AD574工作时序 A/D转换和数据 输出控制信号 转换结束状态位 A/D转换数据 输出显示 4.4.2.1 二进程有限状态机 图4-4 AD574工作时序 PROCESS REG 时序进程 PROCESS COM 组合进程 PROCESS LATCH 锁存器 current_state next_state LOCK 状态机FSM FPGA/CPLD CLK CS A0 RC K12/8 STATUS D[11..0] AD574 Q[11..0] 模拟信号输入 采样数据输出 【例4-2】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT (D:IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK,STATUS:IN STD_LOGIC;--状态机时钟CLK，转换结束状态信号STATUS LOCK0 :OUT STD_LOGIC; --内部锁存信号LOCK的测试信号 CS,A0,RC,K12X8:OUT STD_LOGIC; --A0转换启动信号和输出控制信号 --CS片选，RC转换和输出控制信号 --K12X8是12位或8位输出有效控制信号 Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 0)); --锁存数据输出显示 END AD574; ARCHITECTURE behav OF AD574 IS TYPE states IS (st0, st1, st2, st3,st4);--定义状态子类型 SIGNAL current_state, next_state: states:=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(11 DOWNTO 0);--A/D转换数据锁存器 SIGNAL LOCK : STD_LOGIC; --转换后数据输出锁存时钟信号 BEGIN K12X8 = ‘1’; --8位并行输出有效 LOCK0 = LOCK ; COM: PROCESS(current_state,STATUS) --规定各状态转换方式 BEGIN CASE current_state IS WHEN st0 =CS =1；A0=‘0；RC =‘0；LOCK=‘0； next_state = st1;--AD574采样控制初始化，初态st0向下一状态转换st1 接下页 WHEN st1 = CS =‘0；A0=‘0；RC =‘0；LOCK=‘0； next_state = st2; --打开片选，启动8位转换 WHEN st2 = CS =‘0；A0=‘0；RC =‘0；LOCK=‘0； IF (STATUS=‘1’) THEN next_state = st2; --转换未结束，等待 ELSE next_state = st3; --转换结束，进入下一个状态 END IF ; WHEN st3= CS =‘0