第10章 VHDL顺序语句.ppt

当IF条件成立时，程序执行THEN和ELSE之间的顺序语句部分；当IF语句的条件得不到满足时，程序执行ELSE和END IF之间的顺序处理语句。 通常用于产生组合电路 * 多选择控制的IF语句， * * 不做任何改变：实质上隐含了锁存信号的意思。 * * 不能穷尽的条件表达式的值用OTHERS表示。 * 进程的结果带出要依靠信号 2）无条件跳出本次循环，从标号指定位置开始执行新的程序 report:相当于printf 显示译码器 显示译码器功能 其真值表如下所示: 输入代码 输出显示代码 Library ieee; Use ieee.std_logic_1164.all; Entity btod is Port(A : in std_logic_vector(3 downto 0); Y : out std_logic_vector(6 downto 0)); End btod; Architecture a1 of btod is Begin Process(A) Begin Case A is when 0000“ = Y= 0111111”; --0 when 0001“ = Y= 0000110”; --1 when 0010“ =Y= 1011011”; --2 when 0011“ = Y= 1001111” ; --3 when 0100“ = Y= 1100110” ; --4 when 0101“ = Y= 1101101” ; --5 when 0110“ = Y= 1111101”; --6 when 0111“ = Y= 0000111”; --7 when “1000“ = Y= “1111111 ”; --8 when “1001“ = Y= 1101111” ; --9 End case; End process; End a1; 练习：1.试用CASE语句描述3-8译码器。 2.试设计一个4位奇偶校验器 P348：例10-3 library IEEE; USE IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; ENTITY VECTOR IS PORT(a,b:IN STD_LOGIC_vector(7 downto 0); opcode:IN STD_LOGIC_vector(1 downto 0); c:OUT STD_LOGIC_vector(7 downto 0)); END VECTOR; P348：例10-3 architecture CESHI of VECTOR is begin process(a,b,opcode) begin case opcode is when 00= c=a+b; when 01= c=a-b; when 10= if (a=b) then c=x01; else c=x00;end if; when 11= if (a/=b) then c=x01; else c=x00;end if; end case; end process; end CESHI; 小结 CASE语句无优先级，所有的表达式都并行处理。所以传输延迟小。 CASE 语句中的条件表达式的值必须举穷尽，但又不能重复。 CASE 语句可读性好，简洁。 通常在CASE语句中，WHEN语句可以颠倒次序而不至于发生错误，而在IF语句中，颠倒条件判断的次序往往会使综合后的逻辑功能发生变化 LOOP语句（课本154页） 1. 单个LOOP语句，其语法格式如下： [ LOOP标号：] LOOP 顺序语句 END LOOP [ LOOP标号 ] ; ... L2 : LOOP a := a+1; END LOOP L2; ... 顺序语句中必