第六章 VHDL设计.ppt

第六章 VHDL设计初步 6.1 硬件描述语言的概述 及VHDL程序基本结构 6.2 VHDL语言要素 6.3 VHDL顺序语句 6.4 VHDL并行语句 6.5 子程序 6.6 VHDL描述数字电路 硬件描述语言（HDL） ——用来描述硬件电路的功能、信号连接关系及定时（时序）关系的语言。 常用的硬件描述语言有AHDL 、 VHDL、Verilog HDL等 设计方法的发展 传统的手工设计方法： 传统设计方法的缺点： 对整个系统的仿真、调试必须等到硬件设计完成以后才能进行，系统设计中的问题在调试后期才能被发现； 如果出现设计中没有考虑到的问题，就要从底层重新设计，设计中期长； 设计结构是大量的电路原理图和信号的连接表，出现问题后不便于查找和修改。 电子设计自动化（EDA） EDA技术的发展从60年代中期至今经历了三个阶段。 电子线路CAD是EDA发展的初级阶段（60年代中期~80年代初）。 电子线路CAE是EDA发展的中级阶段（80年代初~90年代初）。 ESDA是EDA发展的高级阶段（90年代以来） VHDL语言 VHDL语言的全称是“超高速集成电路硬件描述语言”（very high speed integrated circuit hardware description language）。 VHDL语言源于美国政府于1980年启动的超高速集成电路计划。 VHDL语言特点 1、VHDL具有强大的语言结构，系统硬件描述能 力强、设计效率高；具有较高的抽象描述能力。 如：一个可置数的16位计数器的电原理图： 用VHDL描述的可置数16位计数器： 2、VHDL语言可读性强，易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数，可对VHDL源代码进行早期功能仿真，有利于大系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关。 6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计思想。 8、VHDL设计效率高，产品上市时间快，成本低。 9、易于ASIC实现。 Verilog HDL Verilog HDL是在C语言的基础上演化而来的，因此只要具有C语言的编程基础，就很容易学会并掌握这种语言。 Verilog HDL和VHDL语言都能够抽象地表示电路的结构和行为，但VHDL语言是一种高级描述语言，适用于电路高级建模，比较适合FPGA/CPLD目标器件的设计，或间接方式的ASIC设计；而Verilog HDL语言则是一种较低级的描述语言，更适用于描述门级电路，它易于控制电路资源，因此更适合于直接的集成电路或ASIC设计。 VHDL设计简述 VHDL的功能：主要用于描述数字系统的结构、 行为、功能和接口。 VHDL将一个设计（元件、电路、系统） 分为： 外部（可视部分、端口） 内部（不可视部分、内部功能、算法） 外部与内部： 2选1选择器的VHDL描述： VHDL语言的一些基本特点 ? VHDL语言由保留关键字组成； ? 一般，VHDL语言对字母大小写不敏感； 例外：‘ ’、“ ”所括的字符、字符串； ? 每条VHDL语句由一个分号（；）结束； ? VHDL语言对空格不敏感，增加可读性； ? 在“--”之后的是VHDL的注释语句； ? VHDL有以下描述风格： 行为描述； 数据流（寄存器传输RTL）描述； 结构化描述； VHDL程序基本结构 基本结构包括： ? 实体（Entity） ? 结构体（Architecture） ? 配置（Configuration） ? 库（Library）、程序包（Package） 一、实体（说明） 实体（说明）： 定义系统的输入输出端口。 语法： 1、类属说明 类属说明： 确定实体或组件中定义的局部常数。模 块化设计时多用于不同层次模块之间信息的 传递。可从外部改变内部电路结构和规模。 类属说明必须放在端口说明之前。 类属常用于定义： 实体端口的大小、 设计实体的物理特性、 总线宽度、 元件例化的数量等。 例： entity mck is generic(width:integer:=16); port(add_bus:out std_logic_v