第十一章CY7C68013ASlaveFIFO回传输-电子技术应用.PDF

南京米联电子科技有限公司 XilinxFPGA开发板教程-开发环境建立 第十一章 CY7C68013ASlav FIFO 回传输 CY7C68013A提供了强大和灵活的外部接口通信方式，有 Slav FIFO 和 GPIP方式两种方式。 由于本教程采用FPGA+CY7C68013A 的方案，因此采用 Slav FIFO方式进行传输，本节开始详细 讲解 SlaveFIFO 传输方式。 11.1 应用场合分析 USB2.0接口是一种非常方便使用的高速通信接口，所有电脑都带 USB接口，并且理论带宽在 480Mb/S，适合很多数据传输场合，比如数据采集，视频图像传输。 11.2 Slav FIFO硬件结构 下图，描述了 CY7C68013A的 Slav FIFO 的硬件结构: 1)、SlaveFIFO具备 4个端点，分别为 EP2/EP4/EP6/EP8 2)、时钟具备内部时钟48MHZ/30MHZ 两种选择，或者采用外部时钟 5~48MHZ输入 3)、外部端口通过一些控制信号实现通信时序的控制 4)、数据端口最大可以配置为 16bit位宽 下图描述了 Slav FIFO模式下 CY7C68013A和外部设备的接线图，可以看出来，EXTMaster就是 FPGA 官方论坛： 第 150 页 共 262 页 南京米联电子科技有限公司 XilinxFPGA开发板教程-开发环境建立 11.3Slav FIFO 时序分析 下图描述了异步通信时序，和同步通信时序，如果采用异步时序只要信号 SLRD 和 SLWR既 可以，但是异步时序需要考虑采样和被采样周期，也就是说当 CY7C68013A工作在 48MHZ 的最高 速度下，是无法采样到 48MHZ 的异步信号的，所以速度上，异步时序没有同步时序快。从下图中 可以比较异步传输和同步传输的区别。异步传输，完全由 SLRD和 SLWR控制，而同步传输则在 SLRD或 SLWR有效状态时，读写数据与 IFCLK保持同步。本节的例子也是采用了同步时序。 在进行具体的同步时序分析之前。先来了解下，CY7C68013A各个引脚对应的功能。 IFCLK:FX2输出的时钟，可作为通信的同步时钟。 FLAGA/FLGAB/FLAGC/FLAGD CY7C68013A 内部FIFO 的状态信息，如满、空标志等。这 些状态信息的功能，可通过后续编程来实现。 SLCS FIFO片选使能信号，由外部逻辑控制，低电平有效。 SLOE FIFO输出使能信号，当其无效时，数据线上的数据无效。 SLRD FIFO读信号，采用同步时序传输时，在 SLRD有效状态情况下，数据随着 IFCLK时钟 从 FIFO读出。 SLWR FIFO写信号，采用同步时序传输时，在 SLWR有效状态情况下，数据随着 IFCLK 时 钟写入 FIFO。 PKTEND：包结束信号。正常情况下，向 CY7C68013A 内部写入信号，当写入FIFO端点的字 节数等于预先设定的数据包大小时，数据自动打包进行传输。当数据写入，小于设定设定的数据包 大小时候，只需在数据传输完成后，定义此信号，则自动将数据打包传输。 FIFOADR：地址控制端，选择 CY7C68013A 内部的四个FIFO。其中FIFOADR=2’b00 时，对 官方论坛： 第 151 页 共 262 页 南京米联电子科技有限公司 XilinxFPGA开发板教程-开发环境建立 应端点 2，即内部FIFO对应的地址。FIFOADR=2’b01，对应端点 4，FIFOADR=2’b10对应端点 6， FIFOADR=2’b11对应端口 8。 FD：数据线。可配置 16bit位宽或 8bit位宽。 下面分别分析下，同步传输模式下读写时序。 1.同步传输 SLAVEFIFO写模式 如上图的状态机 （该状态机从官方手册中截图，详细参考官方 FX2+TechRefManua