具有波宽控制与相位校正之延迟锁定回路.PDF

具有波寬控制與相位校正之延遲鎖定迴路 高少谷 邱品誠 長庚大學電機工程系 長庚大學電機工程系 kaosk@mail.cgu.edu.tw M9621045@stmail.cgu.edu.tw 摘要 cycle when the input duty cycle clock is within 30% ~ 60% and the phase error is less 當製程技術不斷地提升，電晶體尺寸日益 than 8ps. The circuit is designed and 縮小時，各種短通道造成的效應以及電壓、製 simulated using TSMC 0.18um CMOS 造和溫度造成的偏移，使得電路設計越來越困 process. The operation frequency range is from 700MHz to 900MHz. 難；因為容易設計及穩定的特性，延遲鎖定迴 路已經比鎖相迴路更廣泛地使用在時脈誤差 Keywords: Delay-Locked Loops 、duty-cycle 校正上；在雙倍取樣的系統中，例如靜態記憶 corrector 、50％ duty cycle 。 體和類比到數位轉換器，具有 50％工作週期的 1.前言 訊號是非常重要。為了能夠鎖定一時脈訊號的 相位以及控制 50 ％的工作週期，鎖相迴路 圖 1.1為傳統 DLL的架構與時序圖，由相 (PLLs) 、延遲鎖定迴路(DLLs) 、以及工作週期 位偵測器 (Phase Detector ，PD) 、充電汞(Charge 校正器(DCC)均被深入研究。 Pump ，CP) 、電壓控制延遲線(Voltage Control 本文提出具有波寬控制與相位校正之延遲 鎖定迴路設計。在頻率 700MHz-900MHz 、30 Delay Line ，VCDL) 組成。 ％-60％的輸入訊號工作週期，可產生輸出訊號 50±1%的工作週期以及與輸入訊號相位誤差小 於 8ps ，本電路製程使用TSMC 0.18um CMOS 製程。 關鍵詞 ：延遲鎖定迴路、工作週期校正器、 50%工作週期。 Abstract When the technology continuously scaling down, the short channel effects and the presence of the voltage, process, and temperature variations make the circuit hard to design ； Delay-Locked Loops (DLLs) have been used for clock deskew in stead of Phase-Locked Loops (PLLs) because of easy design and inherent stable ；A clock with 50 ％ duty cycle is 圖 1.1傳統延遲鎖定迴路與時序圖 extremely important in many double-rate system such a