同步宽频域操作之半延迟线工作周期校正器研制.PDF

附件一 ▓成果報告 行政院國家科學委員會補助專題研究計畫 □期中進度報告 （計畫名稱） 同步寬頻域操作之半延遲線工作週期校正器研製 計畫類別：▓ 個別型計畫 □ 整合型計畫 計畫編號： NSC 96 －2218 －E －260 －002 － 執行期間：2007 年 09月 01日至 2008 年 09月 30日 計畫主持人：王義明 共同主持人： 計畫參與人員：彭俊樺、曹富雄、林建志 成果報告類型依經費核定清單規定繳交( ) ：▓精簡報告 □完整報告 本成果報告包括以下應繳交之附件： □赴國外出差或研習心得報告一份 □赴大陸地區出差或研習心得報告一份 ▓出席國際學術會議心得報告及發表之論文各一份 □國際合作研究計畫國外研究報告書一份 處理方式：除產學合作研究計畫、提升產業技術及人才培育研究計畫、列管計 畫及下列情形者外，得立即公開查詢 □涉及專利或其他智慧財產權，□一年▓二年後可公開查詢 執行單位：國立暨南國際大學 中 華 民 國 97 年 12 月 22 日 1 同步寬頻域操作之半延遲線工作週期校正器研製 Design of a de-skewed wide-range half-delay-line duty cycle corrector 計畫編號： NSC 96 －2218 －E －260 －002 － 執行期間：96 年 09月 01日 至 97 年 09月 30日 主持人：王義明國立暨南國際大學 電機工程系 助理教授 一、中文摘要 When designed with a 0.18-μm CMOS 本研究提出一個新型的全數位式同步寬 technology, the acceptable duty-cycle of the 頻域操作之工作週期校正器。利用全數位式的 input signal ranges from 3% to 73% when the 電路設計能有良好的製程、電源電壓、溫度等 clock frequency ranges from 68 MHz to 變異抑制能力，對於提升電路可靠度與電路性 450MHz and the correction operation spends 能具關鍵性的影響。新型的工作週期校正器具 less than 10 clock cycles with the corrected