SSD Flash和DRAM记忆体测试.PPT

SSD Flash和DRAM記憶體測試 報告人:許育豪 記憶體測試 精密複雜的冗餘分析和錯誤修正碼計算方法、通訊協定或壞軌處理機制，以及克服快閃記憶體弱點的功能。 以更高的頻率來偵測與速度有關的錯誤問題。 驗證編碼寫入和抹除的耐久性及資料保存等能力。 必須驗證反覆寫入和抹除的耐久性及資料保存能力、執行冗餘分析、以及計算錯誤修正碼。 記憶體測試挑戰十足 晶圓測試、良品裸晶、主要的終程測試 壓低測試的成本 提高並測能力達到降低測試成本的目的 可藉由提高並測能力達到降低測試成本的目的。 固態硬碟用快閃記憶體的測試需求與標準型快閃記憶體之差別 典型快閃記憶卡的存取頻率並不算高，且是單獨用。 SSD快閃記憶體中，快閃記憶體的效能和耐用性必須達到更高的標準。 晶圓級測試要點 較低的頻率和使用較少接腳的測試模式來測試 需要Tester-per-Site架構，才能提高並測能力，將測試時間縮到最短 降低測試成本 以固態硬碟來說必定壓低成本與磁性硬碟競爭 具備高並測能力 解決方案也要能隨著待測元件不斷增加的需求而調整 提高並測能力的好處 降低測試系統每支接腳的單位測試成本 不需要使用那麼多高產出速度的測試系統 所需的測試機台數變少 DRAM和Flash在並測能力方法之差異 DRAM需要更多的腳端介面電路 快閃記憶體測試則需要使用較多的測試碼產生器 影響晶圓測試並測能力的因素包括探針卡技術和晶圓的尺寸 限制終程測試並測能力的通常是分類機技術 運用腳端介面電路提高並測能力所面臨的挑戰 成本高且供電冷卻需求大 空間需求大 降低系統可靠度 專用的腳端介面電路功能 依據測試的需求配置測試系統的功能，在不需要的地方省下不必要的成本和功能 不見得適合別的元件，無法有彈性的調整針對其他元件作測試 腳端介面電路設計方式 分部並測能力 使用PMU進行參數測試 功能測試耗費時間 分部並測能力設計 * * /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf /cntrprod/groups/public/documents/file/redefinememtestchineseed.pdf *