创新奈米元件积体电路.DOC

國科會工程處 奈米元件積體電路專案計畫 Special Project on 「Nanometer Devices Integrated Circuit」 徵求計畫書說明 (一)背景與目的 在晶片為主導核心之智慧電子系統整合應用中，如何提升晶片之功能是極度重要且具高度商機的，其中與現今CMOS製程相容之電路研究及系統整合應用開發，已在積極進行中，此為國家重要推動研究項目之一；另外，在前瞻奈米材料元件製程開發及元件特性展示上，相關之研究則是既多且廣，奈米相關計畫之推動也早已著墨進行，研究成果之質與量均逐年放大。然而，在現有晶片電路整合應用研究中，往往需配合IC廠之製程相容性，惟有在IC廠所提供之製程容許度許可下，經由設計及驗證，可達到複雜積體電路系統功能之預期效果，一旦製程不相容，則再前瞻之奈米元件也無法立即發揮電路應用之效，相當可惜。國內學術界對於目前的環境，除了配合IC廠製程之容許度規範下進行晶片系統整合外，應可規劃前瞻研究方向，經由專案計畫之推動，有效利用現有多元之奈米元件研究基礎，配合電路功能之展示，進行具前瞻奈米元件整合功能之積體電路晶片雛型，進而觸發日後無可限量之系統整合應用，創造新的契機，提升國家未來整體之競爭力。 在現今前瞻晶片技術研發上，有些技術是必須要求「小尺寸高元件密度」，比如說advanced MOSFET 及Memory，這是相當競爭無可避免的要求。根據ITRS的資料，MOSFET之MPU/hp ASIC node於2011/2013年需達22/16 nm；Flash Poly 1/2 pitch於2010/2013年需達32/22 nm；DRAM M1 1/2 pitch 於2010/2013年需達45/32 nm；MPU/ASIC M1 1/2 pitch 於2011/2013年需達38/27 nm；MPU Printed Gate Length (GLpr)於2011/2013年需達35/28 nm；MPU Physical Gate Length (GLph)於2011/2013年需達24/20 nm。在這樣的嚴苛要求下，唯有做得更小密度更高才有競爭性，相當不易。在ITRS的資料中亦清楚指出Memory的發展狀況，其中Volatile以SRAM與DRAM為主，而Nonvolatile的研發相當多元，屬於成熟技術的有NAND Flash與NOR Flash，屬於Prototypical技術的有charge trap、PCM、MRAM、與FeRAM，屬於Emerging技術的有RRAM、Nano-Mech、Polymer、與Molecular，其中RRAM若以mechanism來分類，可分為Reduction/Oxidation (Redox) – Related Chemical Effect、Thermal Effect、與Electronic Effect三大類，關於Redox-Related Chemical Effect元件機制包括有 Thermal-Chemical Mechanism (TCM)、Valency Charge Mechanism (VCM)、Electro-Chemical Metallization (ECM)，關於Thermal Effect元件機制主要為Phase Change Mechanism (PCM)，關於Electronic Effect元件機制即Electrostatic/Electronic Mechanism。若以Switch Polarity來區分，可分為Unipolar與Bipolar兩大類。若以Material impact來區分，大致上可分為 Chalcogenide dominated與Electrode dominated兩大類。 對於 RRAM的規格研發要求更清楚指出相對Flash而言，其Endurance需 107 cycles (Flash 103~107)、Resistance Ratio 需Roff/Ron 10、Read Current Ion ~ 1μA (考慮周邊電路) 或104 A/cm2 (for 100 nm × 100 nm cell)、Scalability需F 22 nm 及/或 3D stacking、Write Voltage 需1~5V範圍 (Flash 5V)、Read Voltage需0.1~0.5 V、Write Speed需 100 ns (Flash 10 μs)、Retention需 10 yrs。對於上述『小尺寸高元件密度』的研究，有些是可利用現有IC製程平台來立即執行的，有些則因材料之新穎性，需另闢製程平台來研發，經展示可行性後才能帶動下一波的製程調整，這是具相當的困難度