第七章 MCS 51的并行口.ppt

第七章 MCS-51的并行口 7-1 并行输入/输出端口 7-1-1 P0口 7-1-4 P3口 表7－1 80C51并行I/O接口的异同 图7－1 P0口位结构原理图 图7–2 P1口位结构原理图 图7－3 P2口位结构原理图 图7–4 P3口位结构原理图 * * 80C51共有四个 8位的并行双向口，计有 32根输入／输出（I/O）口线。各口的每一位均由锁存器、输出驱动器和输入缓冲器所组成。由于它们在结构上的一些差异，故各口的性质和功能也就有了差异。 它们之间的异同列于表7－1。 ?P0口是一个多功能的8位口，可以字节访问也可位访问，其字节访问地址为80H，位访问地址为80H～87H。 ⒈ 位结构 P0口位结构原理图见图7－1。? ? ??? P0口中一个多路开关：多路开关的输入有两个，地址／数据输出；输出锁存器的输出/Q。多路开关的输出用于控制输出FET Q0的导通和截止。多路开关的切换由内部控制信号控制。 ??? P0口的输出上拉电路：I/O口的上拉电路导通和截止受内部控制信号和地址／数据信号共同（相“与”）来控制。 ??? 当内部信号置1时，多路开关接通地址／数据输出端。 当地址／数据输出线置1时，控制上拉电路的“与”门输出为1，上拉FET导通，同时地址／数据输出通过反相器输出0，控制下拉FET截止，这样A点电位上拉，地址／数据输出线为“1”。 当地址／数据输出线置0时，“与”门输出为0，上拉FET截止，同时地址／数据输出通过反相器输出1，控制下拉FET导通，这样A点电位下拉，地址／数据输出线为“0”。 通过上述分析可以看出，此时的输出状态随地址／数据线而变。因此，P1口可以作为地址/数据复用总线使用。这时上下两个FET处于反相，构成了推拉式的输出电路，其负载能力大大增加。此时的P0口相当一个双向口。 由于内部控制信号为0，与门关闭，上拉FET截止，形成P0口的输出电路为漏极开路输出； P0口作为普通I/O口使用： 输出锁存器的Q端引至下拉FET栅极，因此P0口的输出状态由下拉电路决定。 在P0口作输出口用时，若P0.i 输出1，输出锁存器的Q端为0，下拉FET截止，这时P0.i为漏极开路输出；若P0.i输出0，输出锁存器的Q端为0，下拉FET导通，P0.i输出低电平。 在P0口作输入口用时，为了使P0.i 能正确读入数据，必须先使P0.i置1。这样，下拉FET也截止，P0.i 处于悬浮状态。A点的电平由外设的电平而定，通过输入缓冲器读入CPU。这时P0口相当于一个高阻抗的输入口。 ⒉ P0口的功能 ⑴ 作I／O口使用。 相当于一个真正的双向口：输出锁存、输入缓冲，但输入时需先将口置1；每根口线可以独立定义为输入或输出。它具有双向口的一切特点。 与其它口的区别是，输出时为漏极开路输出，与NMOS的电路接口时必须要用电阻上拉，才能有高电平输出；输入时为悬浮状态，为一个高阻抗的输入口。 ⑵ 作地址／数据复用总线用。 此时P0口为一个准双向口。但是有上拉电阻，作数据输入时，口也不是悬浮状态。作地址／数据复用总线用。作数据总线用时，输入／输出8位数据D0～D7；作地址总线用时，输出低8位地址A0～A7。当P0口作地址／数据复用总线用之后，就再也不能作I／O口使用了。 ? P1口是一个8位口，可以字节访问也可按位访问，其字节访问地址为90H，位访问地址为90H～97H。 ⒈ 位结构和工作原理 P1口的位结构如图7－2所示。 ? 包含输出锁存器、输入缓冲器BUF1（读引脚）、BUF2（读锁存器）以及由 FET晶体管 Q0与上拉电阻组成的输出／输入驱动器。 P1口的工作过程分析如下： ? P1.i位作输出口用时：CPU输出0时，D＝0，Q＝0，Q＝l，晶体管Q0导通，A点被下拉为低电平，即输出0；CPU输出1时，D＝l，Q＝1，Q＝0，晶体管Q0截止，A点被上拉为高电平，即输出l。 7-1-2 P1口 ⒉ 、 P1口的特点 ??????? 输出锁存器，输出时没有条件； ????输入缓冲，输入时有条件，即需要先将该口设为输入状态，先输出1； ????P1．i位作输入口用时：先向P1．i位输出高电平，使A点提升为高电平，此操作称为设置P1．i为输入线。若外设输入为1时A点为高电平，由BUFI读入总线后B点也为高电平；若外设输入为0时A点为低电平，由BUF1读入总线后B点也为低电平。 ?? 工作过程中无高阻悬浮状态，也就是该口不是输入态就是输出态。 具有这种特性的口不属于“真正”的双向口，而被称为“准”双向口。 ⒊ P1口的操作 ⑴ 字节操