Lab9翻译.docxVIP

Lab 9 Designing Latches and Flip-Flops实验九实验报告电信提高0901班座位号：16U200913911吕祺Lab9：设计锁存器和触发器目标在这个实验中你将设计以下储存器件:SR锁存器D锁存器D触发器第一步：对于Lab09第一步，建立一个基本的用或非门的SR锁存器。在窗口中右击并选择 Enter Symbol。选择 c:\program files\maxplus2\max2lib\prim。在左下框大门和电路清单将会出现。选择nor2和确定。你刚才添加了一个2输入的或非门。使用此门建立一个用或非门的SR锁存器。模拟这个电路，观察所有输入组合的行为，并找到此SR锁存器的延时。当你确信锁存器正在执行的预测，你有信心你了解它的行为，关闭模拟并返回GDF的文件。建一个SR锁存器使用NAND门。您可以添加一个与非门，你在上一步中添加一个或非门。标签的投入，并模拟观察你的上述设计。由于锁存器和其他内存设备可以用NAND或NOR门使用或者建立，这是否不同于任何行动装置的SR锁存或非门建造的吗？第二步：D锁存器在第2步，你将变得与D锁存器熟悉。在一个新的项目构建一个D锁存器使用非门，与非门。图7.8a显示了如何建立一个D锁存器使用非门，与非门。一旦你已经建立了锁存器，就将端口连接。使用波形编辑器，模拟电路和所有可能的输入组合。模拟设计，并确定了该电路的传输延迟。第三步：D触发器在这一步中，你将更熟悉D触发器。在第一部分中，你设计建造一个下降沿触发主从D触发器。?7.4.1节讨论了这个设计。请参考图7.10a。其目的是通过观察主从触发器的输入D的传播。为此，您需要能够观察主锁存器输出，所以你需要一个输出引脚连接到主输出锁存器。将它命名为类Qm。一旦你已经完成了设计，模拟电路，遵守对输入时钟CLK，D和Qm和Qs报告中的变化。确定的设计传播延迟。建立这个触发器默认的符号。在第二部分，你将设计一个上升沿触发的D触发器使用NAND门。?7.4.2节讨论了这个设计。完成设计，模拟，并确定为设计传播延迟。建立这个触发器默认的符号。第四步：比较水平沿敏感和边沿触发的D存储元件D存储元件可以是电平敏感或边沿触发。他们可以在此基础上进一步分化的边缘触发他们的上升或下降沿的时钟边沿。该图7.12a显示了三个D的储存量相同的输入和时钟信号驱动的元素类型。在第二步中在你设计的水平敏感的D锁存器，在Step3a中你设计了一个下降沿触发的D触发器和Step3b中设计的一个上升沿触发的D触发器。在步骤4中，用它们和7.12a的电路。编译和模拟电路。分析时序行为，并决定的传播延迟。第五步：完成实验关闭系统。Lab 9 Pre-Lab and Answer SheetDesigning Latchesand Flip-FlopsLab Section______ Name____________________Refer to Chapter 7 in your textbook, Slides of Lecture 20 and the lab instructions to complete your pre-lab. Please read all the material and complete the circuit diagrams before you come to the lab. You will find out the propagation delay for the circuits that you designed in the lab through simulation.Step 1a: SR Latch using NOR GatesDesign a SR Latch using NOR Gates. Draw the circuit diagram in the space below. Design is correct: __________Propagation Delay: __________Step 1b: SR Latch using NAND GatesDesign a SR Latch using NAND Gates. Draw the circuit diagram in the space below.Design is correct: __________Propagation Delay: __________Explanation of differences: __________Step 2: D Latch using NAND Gates and a NOT gate.Design a D Latch using NAND Gates and a