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第四章 CMOS电路与逻辑设计 MOS晶体管 MOS的物理结构 CMOS版图与设计规则 基本CMOS逻辑门 基本门版图设计 其他CMOS逻辑结构 4.1 MOS的物理结构 IC制造材料 MOS的物理结构 串联nMOS管硅片图形 并联MOS管图形 1. IC制造材料 IC制造材料—硅 IC制造材料 IC制造材料 2. MOS的物理结构 金属层 nFET结构 pFET结构 选择区与有源区 金属层与过孔 金属层1与接触区 金属层1与多晶接触 3. CMOS中的闩锁（Latch up）现象 Latch up Latch up 4. 串联nMOS管硅片图形 5. 并联MOS管图形 4.2 CMOS版图与设计规则 版图与设计规则 版图与设计规则 λ设计规则 λ设计规则 1. 最小宽度(minWidth) 最小宽度 2. 最小间距(minSep) 最小间距 3. 最小交叠(minOverlap) 最小交叠 4.4 单位晶体管设计 最小尺寸晶体管 单位晶体管的串联 单位晶体管的并联 4.4 基本CMOS逻辑门 1.CMOS反相器（Inverter） CMOS与非门（NAND gate） CMOS或非门（ NOR gate ） CMOS复合门（AOI/OAI gates） AOI = and/or/invert; OAI = or/and/invert. Implement larger functions. Pullup and pulldown networks are compact: smaller area, higher speed than NAND/NOR network equivalents. AOI312: and 3 inputs, and 1 input (dummy), and 2 inputs; or together these terms; then invert. AOI example1 AOI example2 异或门和异或非门 同步RS触发器 Pullup/pulldown network design Pullup and pulldown networks are duals. To design one gate, first design one network, then compute dual to get other network. Example: design network which pulls down when output should be 0, then find dual to get pullup network. Dual network construction 2. CMOS传输门(TG) nMOS增强型的阈值电压 pMOS增强型的阈值电压 CMOS传输门(TG) nMOS传送一个强的“0” pMOS传送一个强的“1” CMOS传输门(TG) 基于TG的MUX 基于TG的异或门和异或非门 基于TG的或门 用传输门实现数据同步 4.5 基本门版图设计 反相器电路与硅片实现 缓冲器版图 带驱动的传输门版图 NAND2版图 NOR2版图 复合门版图 棍棒图 实际版图 欧拉（Euler）图 反相器电路与硅片实现 反相器的另一种版图 共享电源和地的反相器版图 缓冲器版图 带驱动的传输门版图 NAND2版图 NOR2版图 NAND2与NOR2版图比较 三输入门版图 复合门版图 棍棒图 棍棒图规则 棍棒图 实例 实际版图 欧拉（Euler）图 欧拉（Euler）图 欧拉（Euler）图 欧拉（Euler）图→版图 4.5 其他CMOS逻辑结构 伪nMOS逻辑 三态电路 动态CMOS逻辑 钟控CMOS逻辑（C2MOS） 多米诺逻辑 标准CMOS逻辑结构 标准CMOS 6输入与非门 标准CMOS 6输入与非门版图 4.5.1 伪nMOS一般结构 伪nMOS一般结构 伪NMOS逻辑 伪NMOS逻辑的优点 伪NMOS反相器特征 NMOS反相器特征 伪NMOS与NMOS的差别 伪nMOS或非门、与非门 伪nMOS逻辑的AOI门电路 4.5.2 三态电路 4.5.4 级联电压开关逻辑 CVSL电路基本原理 CVSL电路基本原理 CVSL反相器 CVSL反相器原理 CVSL反相器原理 CVSL反相器: A=X1X2 CVSL反相器: A=X1+X2 CVSL反相器: A = X1X2 + X3X4 CVSL反相器: A = X1X2+X3(X4+X5) 4.5.4 动态CMOS电路 动态CMOS电路例子 动态CMOS电荷分享电路 时钟控制CMOS(C2MOS) C2MOS例子 C2MOS电路版图 多米诺逻辑 多米诺与门 多米诺链 由此可见，