Ver ilog HDL 中阻塞与非阻塞过程赋值的区别与应用 - Read.PDF

《现代电子技术》2005 年第 18 期总第 209 期 　 集 成 电 路 Ver ilog HDL 中阻塞与非阻塞过程赋值的区别与应用 王宗宝, 梁　齐 (合肥工业大学 理学院　安徽 合肥　230009) 摘　要: 阻塞与非阻塞过程赋值在V erilog 语言中是最容易混淆的两种结构, 正确理解两者在仿真和综合中的区别是很 困难的。阻塞与非阻塞过程赋值的误用不仅在仿真时会产生一些逻辑错误, 而且会造成仿真与综合的不一致, 更为严重的 是往往这种错误不易被发现。为解决这一问题, 必须深刻理解阻塞与非阻塞过程赋值的功能和执行过程的本质区别。并在 此基础上运用一些可以产生可综合逻辑并能避免仿真错误的重要的编码风格, 才可以有效地避免阻塞与非阻塞过程赋值的 误用。 关键词: V erilog HDL ; 阻塞式过程赋值; 非阻塞式过程赋值; 有限状态机 中图分类号: T P 312　　　　　文献标识码: B 　　　　　文章编号: 1004 373X (2005) 18 099 03 D ifferences and Applica tion of Block ing and Nonblock ing A ssignm en ts in Ver ilog HDL , WAN G Zongbao L IAN G Q i ( , , , 230009, ) Co llege of Science H efei U niversity of Techno logy H efei Ch ina : Abs tra c t B lock ing and nonblock ing assignm ents are the mo st easily confusing tw o structures in V erilog HDL language W hen , ′ they are sim ulated and synthesized it s very difficult to understand the differences betw een them accurately T he m isusing of the , block ing and nonblock ing assignm ents no t only brings som e logicalm istakes but also leads to the disagreem ents betw e