第2篇 频率计设计应用.ppt

第2章 频率计设计应用 2.1 可编程逻辑器件概述 2.1.2 PLD中阵列的表示方法 2.1.3 CPLD的结构和工作原理 逻辑阵列块LAB 1个LAB=16个基本宏单元 I/O引脚 复杂宏单元 1、共享扩展乘积项 把在多个逻辑表达式中用到的乘积项反馈逻辑阵列，让多个宏单元共享。 否则，每个宏单元要重复实现此乘积项。 每个宏单元可返回一个乘积项，1个LAB最多可有16个共享乘积项。 只有同一个LAB才可共享。 复杂宏单元 2、并联扩展乘积项 把一个宏单元的或门输出结果直接送到下一宏单元的或门输入端，使逻辑表达式可有10个乘积项相加。 最多可有3级并联，形成20个乘积项的表达式。 并联扩展项会产生延时，级数越多，延时越多。 2.1.4 FPGA的结构和工作原理 几个概念 逻辑阵列（LA）由多个逻辑阵列块（LAB）组成。 每个逻辑阵列块（LAB）由8个逻辑单元（LE）与一个局部互连通道（LI）组成。 每行LAB中放置一个隐埋阵列块（EAB） 行、列信号通过行、列互连通道（RI、CI）连接。 每个行、列互连通道两端都有输入/输出单元（IOE）。 一个LAB包括8个逻辑单元LE，用局部互连通道LI提供数据信号与控制信号。 逻辑单元LE LE有4个数据输入信号和4个控制输入信号。 LE的核心为一个4输入1输出的查找表（LUT），可看作一个ROM存储器，逻辑函数F=?（A，B，C，D）的值存储其中，对于不同输入，可快速读出F的输出值。 与查找表配合有进位链和级联链。 隐埋阵列块EAB EAB核心为一块随机存储器RAM，只读则为ROM。 一块EAB的RAM容量为2048bits，可设为4种不同形式，也有4 种不同的数据线及地址线的数量。 当EAB只读时，可实现特定的逻辑功能，如4*4乘法器。 2.3 频率计原理图输入设计 2.2 原理图输入方式设计初步 2.4 层次化设计 2.5 8位十进制频率计设计 2.5 8位十进制频率计设计 功能测试 设置仿真时间长度 （2）设置仿真时间区域。 功能测试 vwf激励波形文件存盘 （3）波形文件存盘。 功能测试 向波形编辑器拖入信号节点 （4）将工程cnt10的端口信号名选入波形编辑器中。 功能测试 准备给CLK设置时钟 （5）编辑输入波形（输入激励信号）。 为CLK设置周期 功能测试 为q设置数制 （6）总线数据格式设置。 功能测试 设置好的激励波形图 （6）总线数据格式设置。 功能测试 选择仿真约束和控制 （7）仿真器参数设置。 功能测试 仿真波形输出 （8）启动仿真器。 （9）观察仿真结果。 引脚锁定 Assignment Editor编辑器 引脚锁定 表格式引脚锁定对话框 引脚锁定 图形式引脚锁定对话框 配置文件下载 选择编程下载文件和下载模式 （1）打开编程窗和配置文件。 配置文件下载 加入编程下载方式 （2）设置编程器。 配置文件下载 双击选中的编程方式名 （2）设置编程器。 （3）硬件测试。 AS模式直接编程配置器件 图2-31 ByteBlaster?II接口AS模式编程窗口 1．选择编程模式和编程目标文件 2．选择接插模式 3．AS模式编程下载 JTAG间接模式编程配置器件 选择目标器件EP2C8 1．将SOF文件转化为JTAG间接配置文件 JTAG间接模式编程配置器件 选定SOF文件后，选择文件压缩 1．将SOF文件转化为JTAG间接配置文件 JTAG间接模式编程配置器件 用JTAG模式对配置器件EPCS1进行间接编程 2．下载JTAG间接配置文件 USB Blaster编程配置器件使用方法 安装USB驱动程序 USB Blaster编程配置器件使用方法 设置JTAG硬件功能 8位十进制计数器的设计 将原理图设计生成一个底层的单独元件（Symbol） 1. 构建元件符号 8位十进制计数器的设计 从当前工程路径中调入元件CNT10 2. 构建顶层文件 2.4.1 8位十进制计数器的设计 两位十进制频