2 最小组态下的读总线周期 - 点.PPT

第三节 8088 CPU的总线时序 所谓时序（Timing），就是对信号随时间变化的规律以及信号间的相互关系的描述，描述的手段主要是时序图。 所谓总线时序是指在总线操作中相关信号的时序。总线时序由总线主控设备产生和控制。在以8088为CPU的微型机中，由8088 CPU控制下所产生的总线时序决定了CPU在控制总线期间，系统中各部件应遵守的定时规则。 所谓总线操作是指发生在总线上的一些特定的操作。对8088来说，总线操作包括存储器读和I/O读、存储器写和I/O写、中断响应、总线请求及响应等几种操作。此外，如果CPU正在进行内部操作，暂时没有对外访问的任务，总线将处在空闲状态，这也是总线的一种工作状态。 完成一次特定的总线操作所需的时间被称为总线周期（Bus Cycle）。每个总线周期都伴随着CPU与外界（存储器或I/O端口）的一次数据交换。8088的典型总线周期由4个时钟周期构成。在每个时钟周期，8088将进行不同的相应操作。为了便于描述，我们将这4个时钟周期分别编号为T1、T2、T3和T4。所以，在CPU控制的总线周期中，一个时钟周期也称作一个T状态。 对8088来说，它允许的最高时钟频率为5MHz。但在IBM PC/XT中，提供给8088的时钟频率为4.77 MHz，即每个时钟周期约为210ns。因此，在IBM PC/XT中，典型的总线周期是840ns（4T），但可以通过申请来延长总线周期。办法是通过输入信号READY的无效（低电平）来申请向总线周期中插入等待状态Tw。 在IBM PC/XT中，访问存储器的标准总线周期为4T，考虑到I/O设备的速度比存储器要慢，在I/O访问总线时序中，访问I/O的标准总线周期为5T（T1、T2、T3、Tw和T4），I/O访问采用外电路请求的办法向总线周期中插入1个Tw。实际上，I/O通道中的设备还可以通过通道信号I/OCHRDY来请求插入更多的Tw。 在微处理器中，指令功能通常被分解为更基本的操作来加以实现，如将指令功能分解为：取指并译码、读操作数，数据处理和写操作数等4个环节，各环节均在1个时钟周期内完成。在这种情况下，我们将完成一条特定指令（包括取指环节）所需的时间称为指令周期（Instruction Cycle），将完成某个基本操作所需的时间称为机器周期（Machine Cycle）。 所以，8088的指令周期为4个时钟周期，机器周期为1个时钟周期。 由于8088采用流水作业，将取指令和执行指令的操作分别交由不同的功能模块来实现，因此两种操作在时间上可能重叠， 即后一条指令的取指和前一条指令的内部操作可能在同一时间发生，这使得我们很难精确地讨论每条指令的指令周期，但我们可以精确的讨论每个总线操作的总线周期，因为两个总线操作不可能同时进行。因此，在8086/8088系统中，我们不讨论指令周期，只讨论总线周期。 显然，读一条指令和执行一条指令可能分别需要不同的总线操作和总线周期。例如，8088将3字节长的“MOV [1600H]，AL”读到指令队列需要3个“存储器读”总线周期，而执行它只需要1个“存储器写”总线周期。 实际上，任何以存储单元为源操作数的指令都会产生“存储器读”总线周期，任何以存储单元为目的操作数的指令都会产生“存储器写”总线周期，执行IN和OUT指令将分别产生“I/O读”和“I/O写”总线周期，而只是在CPU响应可屏蔽中断时才会产生“中断响应”总线周期。无论是取指令还是读存储器操作数都会产生“存储器读”总线周期，对总线接口单元BIU来说，其操作完全相同；对执行单元EU来说，它们的后续操作将完全不同。 存储器的读、写及I/O的读、写是微处理器中最基本和最频繁使用的4种总线操作，是学习的重点。由于不同组态下总线形成的办法不同，总线信号构成也不尽相同。所以，在讨论总线时，既要注意区分系统的组态，又要注意区分总线操作的类型。 8088CPU在最小组态模式下的总线时序 8088CPU采用同步时序（Synchronous Timing）与外界进行数据交换，即所有操作均以同一时钟为基准，各信号的变化不是与该时钟的某个上升沿相关联就是与某个下降沿相关联。当然，互为因果的两个信号，其发生时间必然会有一定的延迟。为了突出这种延迟，在时序图中常有意夸大它以便醒目。 在阅读时序图时，请读者注意一下表示： 单一信号——用单线表示，如ALE、。它变高时表示高电平，变低时表示低电平；其上升跳变和下降跳变表示信号改变；虚线则表示一种可能的电平状态。