微机第05节(存储器).ppt

第5章 半导体存储器及其接口 教学重点 芯片 SRAM 2114 和 DRAM 4116 芯片EPROM 2764 和 EEPROM 2817A SRAM、EPROM与CPU的连接 5.1 半导体存储器概述 微型计算机的存储结构 寄存器——位于CPU中 主存——由半导体存储器(ROM/RAM)构成 辅存——指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作 高速缓存(CACHE)——由静态RAM芯片构成 本章介绍半导体存储器及组成主存的方法 5.1.1 半导体存储器的分类 按制造工艺分类 双极型：速度快、集成度低、功耗大 MOS型：速度慢、集成度高、功耗低 按使用属性分类 随机存取存储器 RAM：可读可写、断电丢失 只读存储器 ROM：只读、断电不丢失 图5.1 半导体存储器的分类 读写存储器RAM 只读存储器ROM 掩膜ROM：信息制作在芯片中，不可更改 PROM：允许一次编程，此后不可更改 EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程 EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写 Flash Memory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）进行擦除 5.1.2 半导体存储器芯片的结构 半导体存储器芯片的结构 ① 存储体——存储器芯片的主要部分，用来存储信息 ② 地址译码电路——根据输入的地址编码来选中芯片内某个特定的存储单元 ③ 数据缓冲电路——数据输入输出通道 ④ 片选和读写控制逻辑——选中存储芯片，控制读写操作 ① 存储体 每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据 存储容量与地址、数据线根数有关： 芯片存储容量 ＝存储单元数目×每单元存储位数 ＝2M×N M：芯片的地址线根数 N：芯片的数据线根数 ② 地址译码电路 地址译码电路 单译码结构 双译码结构 双译码可简化芯片设计 为芯片主要采用的译码结构 ③ 片选和读写控制逻辑 片选端-CS或-CE 有效时，允许对该芯片进行访问操作 该控制端一般与系统的高位地址线相关联，连接时有多种处理方法：全译码/部分译码/线选等 输出控制-OE 控制读操作。有效时，芯片内数据输出 该控制端一般连接系统的读控制线 写允许控制-WE 控制写操作。有效时，数据进入芯片中 该控制端一般连接系统的写控制线 5.2 随机存取存储器 静态RAM SRAM 2114 SRAM 6264 5.2.1 静态RAM SRAM 的基本存储单元是触发器电路 每个基本存储单元存储1位二进制数 许多个基本存储单元形成行列存储矩阵 SRAM 一般采用“字结构”存储矩阵： 每个存储单元存放多位（4、8、16等） 每个存储单元具有一个唯一的地址 静态RAM的存储结构 SRAM 芯片的内部结构 SRAM芯片2114 存储容量为1024×4 18个引脚： 10 根地址线 A9～A0 4 根数据线 I/O4～I/O1 片选 -CS 读写 -WE SRAM 2114的读周期 SRAM芯片2114 TA读取时间 从读取命令发出到数据稳定出现的时间 给出地址到数据出现在外部总线上 TRC读取周期 两次读取存储器所允许的最小时间间隔 有效地址维持的时间 SRAM 2114的写周期 SRAM 2114的写周期 TW写入时间 从写入命令发出到数据进入存储单元的时间 写信号有效时间 TWC写入周期 两次写入存储器所允许的最小时间间隔 有效地址维持的时间 SRAM芯片6264 存储容量为 8K×8 28个引脚： 13 根地址线 A12～A0 8 根数据线 D7～D0 2 根片选 -CS1、CS2 读写 -WE、-OE 5.2.2 动态RAM DRAM 的基本存储单元是单个场效应管及其极间电容 必须配备“读出再生放大电路”进行刷新 每次同时对1行的存储单元进行刷新 每个基本存储单元存储1位二进制数 许多个基本存储单元形成行、列存储矩阵 DRAM一般采用“位结构”存储体： 每个存储单元存放 1 位 需要 8 个存储芯片构成 1 个字节存储单元 每个字节存储单元拥有 1 个唯一地址 动态RAM的存储结构 DRAM芯片的内部结构 DRAM芯片4116 存储容量为 16K×1 16个引脚： 7 根地址线A6～A0 1 根数据输入线DIN 1 根数据输出线DOUT 行地址选通 -RAS 列地址选通 -CAS 读写控制 -WE 4116的内部结构 DRAM 4116的读周期 DRAM 4116的读周期 存储地址需要分两批传送 行地址选通信号-RAS有效，开始传送行地址，-RAS相当于片选信号 随后，列地址选通信号-CAS有效，传送列地址 读写信号-WE读有效 数据从DOUT引脚输出 DR