低功耗的设计及实现方法.doc

低功耗的设计与实现方法 2.2CMOS电路低功耗设计的基本方法和途径 根据，在频率一定的情况下，功耗主要取决于3个因素:工作电压，负载电容以及开关活动性，因此功耗优化主要从以上三方面着手。 2.2.1降低工作电压 功耗与工作电压的平方成正比，因此降低工作电压是降低功耗的有力措施。不需要改变电路的结构降低工作电压就可以取得减少功耗的显著效果，而且降低电压是针对整个芯片，而不是针对某一个单元，因此降低工作电压比减小负载电容和减小活动性更易见效。但是降低电压并不是无限制的，降低电压必须考虑电路的速度。图2-3显示了在不同设计阶段降低电压的措施。 图2-3.在不同设计阶段降低电压的措施 电压降低时，延时增加，导致电路性能的下降，如图2-4所示。由于CMOS器件电流Idd∝(Vdd-Vt)2，可得电路延时。当VddVt，时降低电压延时呈线性增加，此时可以用改变电路结构等措施来弥补低电压带来的延时增加，但当电压进一步降低到接近阈值电压时，漏电流迅速增大。为了避免这种情况发生，一般应保证它在0.13V～0.11V 之间。 图2-4.工作电压对功耗和性能的影响 2.2.2降低负载电容 动态功耗与负载电容成正比，因此减小负载电容成为降低功耗的另外一个重要途径。在CMOS电路中，电容主要由两方面构成:一方面是器件栅电容和节点电容，它们和器件工艺有关;另一方面是连线电容。值得注意的是，随着工艺的发展，连线电容已经超过器件电容。为了减小电容，在工艺方面可以选择小的器件，物理设计时减小连线长度。图2-5显示了在不同设计阶段降低负载电容的措施。 图2-5.在不同设计阶段降低负载电容的措施 2.2.3减少开关活动性 在CMOS电路中，功耗和开关活动性息息相关。若信号活动性为0，即使负载电容很大，它也不消耗能量。开关活动性与数据频率和开关活动率有关，描述单位时间内信号到达节点的次数，而活动率则描述到达节点时信号的翻转几率。 值得注意的是，在有些CMOS电路中，伪跳变占据了相当一部分开关活动性。由于此类信号没有任何作用，因此它造成系统功耗的白白损失。伪跳变由电路中的比较器、进位加法器、解码器等运算逻辑部件形成，它一旦形成便向下一级电路传播，直到寄存器为止。因此它所造成的功耗与它流过的路径有关。它传播经过的单元越多，浪费的功耗便越多。为了降低伪跳变带来的浪费，一种办法是消除伪跳变的产生;另一办法是缩短其传播长度。 2.2.4低功耗的途径 如上所述，决定功耗的因素有工作电压，负载电容或开关活动性，CMOS电路的低功耗设计必须综合考虑这三个因素。具体的途径有： 1.避免浪费:对系统进行有效的功耗管理，用门控技术关闭没有任务的单元，甚至在系统闲置时关闭电源；合理选择逻辑单元避免或减小伪跳变的产生；用专用电路代替可编程硬件，采取规则算法和结构减少控制电路；另外，在系统集成时，需要根据系统需求合理地选择集成部件。 2.面积、性能和功耗的均衡设计：必要时用少许面积或性能换取功耗。这三个约束往往相互制约，但可以相互转化，因此在低功耗设计中，常常用少许面积或性能换取功耗的优化。例如，可以通过并行设计和流水线设计。 3.合理的布局和划分，使数据尽可能在模块内处理：在CMOS电路中，数据总线是功耗的一个重要来源，因为它具有很高的开关活动性和负载电容。信号通过总线在芯片的各个单元之间传送，造成严重的功耗。为了避免或减小这种高功耗的总线通讯，可以对数据路径进行合理的布局和划分，尽量使数据在模块内处理，使用功耗相对较低的局部总线。 2.3工艺级低功耗技术 1、工艺层次 工艺上，考虑的低功耗技术主要有：降低阈值电压，减小管子尺寸，增加金属层数，采用其他特殊工艺等。 从对功耗来源的分析知，减少电源电压可以有效地降低电路功耗，但是在阈值电压不变的情况下，会影响电路速度。为此，要求同时减少阈值电压，阈值电压并不是越小越好， 一般应保证它在0.13V～0.11V 之间。 采用先进工艺，能得到更小的管子尺寸，有助于减少开关电容，即使电源电压不变，电路功耗也能得到降低。 多层金属叠层布线，可以不用再为走线而预留空间，不仅节约了芯片面积，也避免使用大范围连线，从而可以减少开关电容,降低电路功耗。当然,叠加的金属层也会导致耦合寄生电容的增加，抵消部分节约的功耗。 另外，针对减少器件漏电流问题，可以采用一些特殊工艺，如采用绝缘体上硅( Silicon on Insulator，SOI) 工艺、多阈值电压器件、低温CMOS 器件、动态衬底偏置器件以及介电常数更高的栅氧材料等。 2、版图层次 版图优化必须同时优化器件和互连。这方面的工作主要是基于Elmore模型。但这些模型没有显式地将互连延迟、功耗与晶体管、引线的尺寸联系起来。所以有必要建立适当的模型，以实现版图级的功耗优化。 版图设计，不再以最小面积容纳