数字电子技术基础——时序逻辑电路.pptVIP

4、结论： 从电路的状态表、状态图可以看到，每经过4个CP脉冲，电路状态循环一次，并且按照“00”、“01”、“10”、“11”升序排列。 因此该电路是一个四进制加法计数器，输出Z信号可以看作是进位信号。 例2 分析电路逻辑功能。各触发器初始状态为0。 解： 电路由三个上升沿触发的JK触发器组成： FF0和FF1的时钟输入端由时钟源 CP控制 FF2的时钟输入端由 控制 电路是异步时序逻辑电路。 1、列出方程式： （1）驱动方程： （2）输出方程： （3）状态方程： （4）时钟方程： 2、根据方程式列出状态表： 110/0 111 001/0 110 110/1 101 101/0 100 010/0 011 101/0 010 010/0 001 001/0 000 /Z CP “001”、“010”、“101”、“110”构成有效循环，能够实现四进制计数器功能 。 3、画出状态图： 4、结论： “000”、“011”、“100”、“111”经有限时钟周期后能够回到有效循环，具有自启动能力。 该电路为具有自启动能力的四进制计数器， Z信号为进位端。 同步时序逻辑电路分析和异步时序逻辑电路分析不同的地方就在列方程式时，异步时序逻辑电路要多列一组时钟方程。 同步时序逻辑电路中各触发器共用时钟源，当条件具备时，各触发器进行状态转换的时刻完全取决于时钟脉冲有效边沿到来的时刻。 异步时序逻辑电路中各触发器不是同一个时钟源控制，当条件具备时，各触发器的转换时刻取决于各自的时钟脉冲有效沿是否到达。 5.3 寄存器和移位寄存器 5.3.1 寄存器 5.3.2 移位寄存器 5.3.3 寄存器应用举例 5.3.1 寄存器 触发器是构成寄存器的主要部分，且一个触发器能够存储一位二进制代码。 寄存器可以由RS触发器、JK触发器、D触发器构成，各触发器通常在同一个时钟源的作用下工作。 由四个D触发器构成的四位寄存器： 由四个D触发器构成的集成寄存器7477。 两个时钟源CP1~2和CP3~4是7477内部四个D触发器的时钟输入端，为高电平触发。 CP1~2控制输入端为D1和D2的触发器： CP3~4控制输入端为D3和D4的触发器 当CP1~2是高电平状态时，D1和D2的数据可以送入寄存器存储在Q1和Q2端； 当CP3~4是高电平状态时，D3和D4的数据可以送入寄存器存储在Q3和Q4端， 当CP1~2是低电平状态时，Q1和Q2保持； 当CP3~4是低电平状态时，Q3和Q4保持。 只有一个控制脉冲的寄存器（如前面D触发器构成的寄存器和集成7477）。 双拍工作方式的寄存器： 有两个控制脉冲的寄存器。 单拍工作方式的寄存器： RS触发器构成的寄存器 5.3.2 移位寄存器 移位寄存器既可以寄存数码，又可以在时钟脉冲的控制下实现寄存器中的数码向左或者向右移动。 由JK触发器组成的3位右移寄存器 ： 设移位寄存器的初始状态为 ，从串行输入端把数码D=101送入寄存器，在串行输入数码D=101之后，始终令D=0 。 0 0 0 6 1 0 0 5 0 1 0 4 1 0 1 3 0 1 0 2 0 0 1 1 0 0 0 CP脉冲未到 CP JK触发器组成的3位右移寄存器状态表。 由状态表知， 再经过3个时钟脉冲之后，数码D=101已经完全移出寄存器。 经过3个时钟脉冲之后，数码D=101已经移入寄存器，存储在 端。 通常称前3个脉冲后数码存储在 端是移位寄存器的串行输入/并行输出工作方式； 后3个脉冲后数码完全移出寄存器是移位寄存器的串行输入/串行输出工作方式。 即寄存器能够完成右移功能。 同理，要用JK触发器组成3位左移寄存器，需 5.3.3 寄存器应用举例 74LS194 --4位并行输入/并行输出双向移位寄存器 并行输出端 并行输入端 直接清零端 左移串行输入 右移串行输入 工作方式控制端 1 S 74LS194状态表 清零 0 保持 0 0 1 并行输入 1 1 1 0 1 1 1 0 1 功能 CP 右移 左移 将74LS194的 端经过非门送给串行输入端 可以构成扭环形右移计数器。 由于扭环形计数器的状态是通过移位寄存器实现的，相邻状态之间只有一位代码不同，因此扭环形计数器不会产生竞争冒险现象。 5.4 计数器 5.4.1 异步计数器和同步