一种单锁存器CMOS 静态D 触发器的设计.PDF

　第 20 卷第 12 期 半　导　体　学　报 . 20, . 12 V o l N o 　1999 年 12 月 . , 1999 CH IN ESE JOU RNAL O F SEM ICONDU CTOR S D ec 一种单锁存器CMO S 静态D 触发器的设计 莫　凡　俞　军　章倩苓 ( 复旦大学专用集成电路与系统国家重点实验室　上海　200433) 摘要　提出了一种只使用单锁存器的 CM O S 静态D 触发器结构. 由于它比普通的主从型D 触 发器少一个锁存器, 故所需的管子数少, 从而节省了面积. 该单锁存器型D 触发器还具有对时钟 上升时间不敏感的优点. : 1265 EEACC B 1　引言 本文提出的CM O S 静态D 触发器结构, 只使用单个锁存器, 故称作单锁存器型D 触发 ( ) ( 器 , 以下简称 . 该结构主要是由有效时钟沿 本文 Single L atch D T ype F lip F lop SL D FF ) 中有效时钟沿皆指时钟上升沿 产生一狭窄的控制脉冲, 使锁存器做短暂的导通; 有效时钟 沿过后, 锁存器保持锁定状态, 从而实现 触发器的逻辑功能. 主要有两个优点: 首 D SL D FF 先, 它所用的管子数比传统的主从型 触发器( , 以下简称 D M aster Slave D T ype F lip F lop ) 少. 第二, 它相对 而言, 对时钟边沿的上升时间要求小. M S D FF M S D FF 2　 - 结构 SL D FF 比 节省芯片面积的关键是只使用单个锁存器. 其基本原理是在 SL D FF M S D FF CL K 上升沿处, 利用一特殊的时钟模块(C lock M odu le, 以下简称CB ) 产生一狭窄的控制脉冲, 使 锁存器短暂导通, 从而实现边沿触发寄存数据的功能. 图 1 给出了 的结构, 5、 SL D FF M N 5 至 8、 8 组成了常规的 8 管锁存器. 其余管子皆属于 . 其中 1、 1 构成 M P M N M P CB M P M N 反相器, 使时钟信号 延迟并反相为 ; 2、 3、 2、 3 构成与非门, CL K N CL K M N M N M P M