论述主板时钟Clock.ppt

建立时间 保持时间 不确定区 选通不确定区 不确定区 数据 选通 AGP卡 主板 目标: 选通在眼图中央 将眼图工作区宽度最小化 考虑各种最坏情况 好的设计需要几千次 各种不同条件的模拟 * Max CLK CLK# + - + - Vref DDR 存储器件 存储器 控制器 差式输入缓冲 差式时钟 单端时钟信号 DDR器件上的差式输入缓冲 单端时钟的缺点：电源、地的噪音直接反映到信号的高低电平和边沿，时钟边沿的快慢影响 容限.。输入电平的阈值范围大，对传输匹配产生的边沿变化敏感。 差式时钟的优点:对共式噪音有抑制作用。电源、地的噪音可反映为差式噪音。差式时钟可加 大时钟边沿变化的速率，减少有效边沿的抖动。输入电平的阈值范围可减小 一半。这样就减轻了对传输匹配产生的边沿变化敏感性。 * 源端匹配: 并联电阻Rt的两个作用： 将驱动器电流源输出的电流转换为电压 提供传输线始端的并联匹配电阻 串联电阻Rs将Rt与驱动器隔开，避免驱动器寄生参数（分布电容/输出电容）对匹配 电阻的影响 输出缓冲的电压 = I_drvrout * (Rs+Rt). 限制: Rs 限制了输出电流 – 使输出边沿变慢 接收端和发送端可观测到大的过冲和下冲 这种匹配方式用于 Tehama, Brookdale and Brookdale-G P4主板的主时钟走线 5.4 差分时钟（续） * Rs 接芯片高阻输入，因而计算终端匹配电阻时不考虑。终端电阻 Rac = Rt// (Rp/2), Rac应等于走线的特性阻抗Zo （ // 指电阻并联） 在接收端提供灵活可变的输入电压。低电压摆幅、输入波形的等效斜率加倍、低抖动 交流（AC）摆幅为 Zo * I_drvout. 直流（DC）阻抗 Rdc = Rt//(Rp+Rt). 直流偏压 为 I_drvout * (Rdc - Rac). 这种匹配方式已用于笔记本的Almador-P3 主板. 5.4 差分时钟（续） Rc I_drvout Zo Zo CLk0 CLK0# 差分时钟驱动器 Rt Rs Rs Rt 驱动器终端匹配： 差分时钟接收端 * * How serious is mismatch? This example is from AGP-4x simulation studies. 266 MHz goal means the “window” must be 3.75 ns wide. If measured from the inside of the window, this case would work. But, measured from the outside, this case is broken. Mismatch, or in this case “uncertainty” is more than 50% of total. New paradigm for designers: Performance dominated by “Second-order” effects! * . 目录 1、 时钟的重要性 2、主板上的基本时钟和时钟分配 3、晶振(石英晶体)和晶振电路 4、锁相环（PLL）变频电路框图 附：与主时钟芯片有关的问题 5、接口的时间关系 5.1 接口的类型：开关方式的定义 5.2 基本同步时钟接口 5.3 源同步 5.4 差分时钟 * 1、 时钟的重要性 程序执行的节拍控制和系统的工作速度由时钟决定 硬件设计的基础 – 寄存器级传送和有限状态机（内部时序控制电路）都离不开时钟 芯片间接口数据的发送与接受要以时钟为参考 系统的稳定性与时钟有密切关系 选择控制 输入 输出 例： 寄存器级传送：两组寄存器间通过组合电路（由基本的与/或/非门组成的无反馈电路）或直接相连。当来时钟上升边时，源寄存器接受新的输入，而原来的内容经过选择控制所选的操作（变换），将结果送入目标寄存器（与源寄存器接受新的输入同时）。 * 主时钟 芯片 CPU GMCH DIMM CLK Buf. AGP DIMM 南桥 PCI总线 槽/芯片 LPC SI/O 24.576MHz 实时时钟 32.768 KHz CODEC BITCLK_CODEC 12.288MHz (AC97) Platform LAN connect 25.000 MHz 14.318 MHz 66/1