实验一 Quartus II使用及基本逻辑电路的设计.doc

实验一 Quartus II使用与基本逻辑电路的设计 [实验目的] 1、熟悉Quartus II的文本输入方式, 掌握其编辑、编译综合、仿真的操作方法； 2、学习Quartus II环境下的编程下载及硬件测试方法； 3、学习应用QuartusII完成基本时序电路设计； 4、应用QuartusII完成基本组合电路的设计。* [实验仪器] PC机 、 EDA实验箱 一台 Quartus II 6.0软件 [实验内容] (1) 实验内容1：在QuartusⅡ上输入该设计的文本，并进行编辑、编译、综合、适配、仿真。说明设计中各语句的作用，详细描述设计的功能特点，给出其所有信号的时序仿真波形。 (2) 实验内容2：引脚锁定以及硬件下载测试。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。 * (3) 实验内容3：使用SignalTap II对此计数器进行实时测试，流程与要求参考4.3节。 * (4) 实验内容4：从设计中去除SignalTap II，要求全程编译后生成用于配置器件EPCS1编程的压缩POF文件，并使用ByteBlasterII，通过AS模式对实验板上的EPCS1进行编程，最后进行验证。 *(5) 实验内容5：为此项设计加入一个可用于SignalTap II采样的独立的时钟输入端（采用时钟选择clock0=12MHz，计数器时钟CLK分别选择256Hz、16384Hz、6MHz），并进行实时测试。 [实验原理] 数字逻辑电路中，根据逻辑功能的不同特点，可以把数字逻辑电路分成组合逻辑电路和时序逻辑电路两大类用。在组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路的原来状态无关；在时序逻辑电路中，任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，也就是与电路原来的状态有关。在数字系统中使用的最多的时序电路要算是计数器了。计数器应用非常广泛，可以以用于对时钟脉冲的计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列等。在一些测试设备中也有很重要的作用。计数器是数字系统中的重要组成部分，本实验拟设计一个同步加计数的十进制计数器。要求设计具有如下功能：1、有同步时钟使能（即只有在使能信号作用下才允许计数），2、异步清0（只要清零信号有效则计数器变为全0）功能。 [实验步骤] 一、建立设计项目文件夹并编辑文本文件 建立和编辑一个图形文件,是数字系统或数字逻辑电路设计的第一步，该软件运行在Windows NT或Windows XP环境下。 1、 建立工作库文件夹 首先利用Windows资源管理器在D盘新建一个文件夹，存放EDA实验的所有项目，可以取名为EDA，并在此文件夹中再建一个文件夹，作为第一次实验的项目文件夹，取名为cnt10b，(自建文件夹名由设计者自定义)。 注意：文件夹名不能用中文，也最好不要用数字。本次实验建立的项目文件夹为：d:\EDA\cnt10b。然后点击Windows桌面上的图标 ，进入Quartus II设计环境。 2、 编辑VHDL文本 ① 打开Quartus II，选择菜单File→New。在New窗口中的Device Design Files中选择硬件设计文件类型为VHDLFile，单击OK按钮后进入Quartus II文本编辑窗口。 图1-1 选择编辑文件的语言类型，键入源程序并存盘 3、 建立新工程项目 如果选“是”则直接进入以刚保存的文件名为实体的创建工程流程；如在前一步操作中选择“否”的话，可按下面的操作建立新工程项目。建立工程项目包括工程名、目标器件、综合器、仿真器等的设置。 在Quartus II主窗口，选择菜单File→New Project Wizard命令，即弹出New Project Wizard：Introduction窗口，点击Next按钮进入“工程设置”对话框(见图1-2)，第一栏表示工程所在的工作库文件夹；第二栏表示此项工程的工程名，直接用顶层文本文件文件为工程名。本次实验将CNT10b作为工程名。第三栏是当前工程文件的文件名。也可单击对话框右侧的“…”按钮，选中已存盘的文件填入。单击下方的Next按钮。进入下一级设置。 图1-2 建立新工程项目 在弹出的Add File对话框中(见图1.3)加入需编译的工程文件，此工程文件加入的方法有两种：单击Add　All按钮，将设定的工程目录中的相关文件（.bdf, .vhd等设计源文件）加入到工程文件栏中；第二种方法是：单击Add…按钮，从工程目录中选择需加入该工程项目中的设计文件。 图1.3 将所有相关的文件都加入进此工程