10常用组合逻辑模块三.ppt

* 近年来，随着半导体技术的发展，数字电路已经从中小规模的集成电路血可编程逻辑器件转变，数字电路的设计手段也从传统的手工方式转变为以EDA工具作为设计平台的工作方式。硬件描述语言HDL就是设计人员基于EDA工具开发数字电路的语言。 verilog在工业界通用些，VHDL在大学较多。VHDL比较严谨，VerilogHDL格式要求松一些。 * 库、程序包是已经定义好的数据类型、子程序或元件信息，可以被不同实体共享。 实体和是VHDL的基本单元，对应于硬件电路中的某个基本模块。该模块可以是一个门，也可以是一个微处理器，甚至是整个系统。 进程是VHDL中使用最为频繁、应用最为广泛的内容，一个结构体可以包含一个或多个进程语句，即结构体中的各个进程语句是并行执行的，而进程内部的语句是顺序执行的。 配置相当于windows里的配置文件，指定在什么条件下使用什么样的设置或使用什么实体。 * ASIC专用集成电路 * * 一般来说，一个结构体可以包含一个或多个进程语句。进程语句属于并行语句，即结构体中的各个进程语句是并行执行的。而进程内部则是由顺序语句组成的，即组成进程的各个语句则是顺序执行的。 * 面在对组合逻辑电路的分析和设计中，只讨论了输入和输出在稳定状态下的逻辑关系，而未考虑信号在传输中的时延问题。实际上，由于信号在线路以及器件中传输与变换时所发生的时间延迟现象，使逻辑电路在信号变化的瞬间可能出现错误的逻辑输出，从而引起逻辑混乱。因此，有必要了解这种现象的原因，并在电路的设计和调试中加以避免。 在组合逻辑电路中，信号经不同路径传输后，到达电路中某一会合点的时间有先有后，或者，当多个输入变量同时发生变化时，由于过渡过程的不同，引起传递到输出端产生时差的这种现象称为竞争。竞争现象在电路中是普遍存在的，有的竞争对电路的逻辑功能没有影响，有的竞争却导致逻辑错误。 * * 例如，图所示电路，其输出函数为 Y＝AA=0。而实际上若考虑到门电路有延迟（假定各门的延迟时间均为tpd），则在输出波形上会出现一个宽度很窄的Y=1的尖峰脉冲，如图所示。这就是由竞争所引起的错误输出，即出现了冒险现象。像这一类因为信号经不同路径传输后，到达电路中某一会合点的时间差异产生的冒险，也称为逻辑冒险。 * 加到与门的两输入信号A、B，在稳态时无论AB=10还是AB=01，输出均为Y=0。但若是当输入信号AB由10同时向相反方向变化时，由于过渡过程不同会产生竞争。假设B信号先上升到UIL(max)，那么在A还没下降到UIL(max)的极短的时间间隔内将出现A、B同时高于UIL(max) 的状态，因此也会在门电路的输出端产生一个尖峰脉冲，如图所示。像这一类因为多个信号同时变化时因为过渡过程产生的差异而出现的冒险，也称为功能冒险。 * 对于逻辑冒险，通常采用代数法或卡诺图法来判断组合逻辑电路是否存在冒险现象。 * 用代数法将输出表达式化为A+A 或AA 的形式时，意味着逻辑表达式中某两项有一个变量互为反变量。在卡诺图中，这两项对应的合并圈存在相邻而不相交的关系。因此，也可以通过卡诺图法来判冒险。 卡诺图法判别方法是：按照组合逻辑电路对应的逻辑表达式，画出相应的卡诺图及合并圈，如果卡诺图上的合并圈相切，且相切处又无其它圈包围，则存在冒险现象。 * 上述代数法和卡诺图法虽然简单，但由于不能用于功能冒险的判断，因此局限性较大。采用计算机模拟仿真的方法可从原理上检查数字电路的各类冒险现象，目前已有成熟的软件可供使用。但由于用计算机软件模拟仿真时，采用标准化的典型参数，有时还要做一定近似，所得结果与实际电路的工作状态有可能不完全相同。在实验室通过示波器或逻辑分析仪检测冒险现象也是常用的方法，并且还可以用来对电路设计和计算机模拟仿真的结果进行验证。 * 修改逻辑设计实质上是改变逻辑表达式。如电路的输出函数表达式F＝AB+AC ，当BC=11时，F＝A+A ，因而存在冒险现象。若在表达式里添加冗余项BC，即将其写为F＝AB+AC+BC ，则在BC=11时，电路的输出变为F＝1 ，从而，消除了冒险现象。这种修改逻辑设计的方法称为增加冗余项法。这种方法在卡诺图上也很容易实现，只需要在两个相切的合并圈的相切处添加一个合并圈，相当于在表达式上添加了一个冗余项。冗余项是简化逻辑函数时应舍弃的多余项，但为了电路工作可靠又需要加上它。 * 由于组合电路中的冒险现象是由于输入信号变化存在时延而引起的，因此，可在电路中引入选通脉冲，使电路在输入信号变化瞬间，处于禁止状态。待输入稳定后，加有效选通信号选取输出结果。这样，可以有效地回避掉冒险产生的毛刺。当然，引入选通脉冲，需要设置好选通信号的取样时刻及选通脉冲的宽度，这会增加一定的硬件开销。许多中、大规模集成器件中为了功能扩展的需要都设置有