逻辑设计第八章(第2部分).ppt

1. 移位寄存器和逻辑门实现序列检测功能 例题：设计一个110串行序列检测电路， 利用移位寄存器实现 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A Z B Z 当电路检测到 输入A 连续出现110， 且输入B为1 时， 输出Z为1。 * 1. 移位寄存器和逻辑门实现序列检测功能 设计一个1011串行序列检测电路， 利用移位寄存器实现 当电路检测到 输入A 连续出现1011， 输出Z为1。 类似，可以设计“100”、“111”、“1110”等序列监测器。 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A Z Z * 2. 移位寄存器和译码器实现序列检测功能 设计一个110串行序列检测电路， CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A 74x138 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y 类似，可以设计101，111，010等序列检测器。 +5V G1 G2A G2B * 2.移位寄存器和译码器实现序列检测功能 设计一个1101串行序列检测电路， 类似，可以设计长度为4 的其它序列的检测器。 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A 74x154 A B C D Y0 Y1 Y2 Y3 … Y13 Y14 Y15 Y G1 G2 * 时序逻辑部分小结 第7章 时序逻辑设计原理 第8章 时序逻辑设计实践 * 基本时序元件 锁存器 和 触发器 时钟同步状态机 结构、类型 时钟同步状态机的分析（方法、步骤） 时钟同步状态机的设计（方法、步骤） S-R型、D型、J-K型、 T型 逻辑符号、功能表、特征方程、时序特性 不同触发器之间的相互转换 第7章 时序逻辑设计原理 * 第8章 时序逻辑设计实践 小规模集成（SSI）芯片 锁存器和触发器 中规模集成（MSI）芯片 多位锁存器和寄存器 计数器 移位寄存器 序列发生器 序列检测器 * 计数器 行波计数器、同步二进制加法计数器的结构 计数器的应用 实现任意模m计数器（分频器） 用作序列信号发生器 获得m中取1码 * 移位寄存器 移位寄存器的结构（串入、并入、串出、并出） 移位寄存器的应用 实现串/并转换 用作序列信号检测器 用作序列信号发生器 移位寄存器型计数器 环型计数器（m中取1码） 扭环计数器 线性反馈移位寄存器（LFSR）计数器 CLK CLR SIN QD QC QB QA Q0 Q1 Q2 Q3 反馈逻辑 * 第8章 作业 8.13、 8.14 8.15、 8.16 8.35 8.38 8. 46 、 8. 55 8. 58 补充习题： 1 用D触发器设计“000”序列检测器 用移位寄存器74X194和74X138 译码器实现“000”序列检测器。 用计数器和多路复用器实现序列发生器 用D触发器设计一个五进制加/减计数器，进位/借位输出为C，控制位M=0时，加法计数；M=1时，减法计数。 判断下列电路是几进制的计数器，画出状态图 * 74X160 2 1 9 7 10 3 4 5 6 14 13 12 11 15 CLK CLR LD ENP ENT A B C D QA QB QC QD RCO 1 CLOCK * 74X160 2 1 9 7 10 3 4 5 6 14 13 12 11 15 CLK CLR LD ENP ENT A B C D QA QB QC QD RCO 1 CLOCK * 74X160 2 1 9 7 10 3 4 5 6 14 13 12 11 15 CLK CLR LD ENP ENT A B C D QA QB QC QD RCO 1 CLOCK * 74X160 2 1 9 7 10 3 4 5 6 14 13 12 11 15 CL