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第4章 8086/8088的总线与时序 主要内容 8086微处理器的组成、引脚功能； 8086的CPU系统； 8086的时序。 §4.1 8086微处理器 主要内容： 指令流水线 8086外部引线及功能； 8086的工作时序。 8086的硬件特性（补充） 16位微处理器，CMOS型，40引脚DIP封装 16位数据总线，20位地址总线 功耗：＋5V，360mA（低功耗型80C86仅需10mA） 输入特性：输入电流≤0.01mA 逻辑0：≤0.8V 逻辑1：≥2.0V 输出特性： 逻辑0：≤0.45V，最大2.0mA 逻辑1：≥2.4V，最大-0.4mA 输出引脚负载能力： 74HC、74ALS、74AS、74F负载≤10个 74LS负载≤5个 74、74S负载≤1个 一、指令流水线 指令流水线 指令流水线有两种运作方式： 串行方式： 取指令和执行指令在不同的时刻按顺序执行。 并行方式： 取指令和执行指令可同时执行，需要有能并行工作的硬件的支持。 串行工作方式 8086以前的CPU采用串行工作方式 并行工作方式 8086CPU采用并行工作方式 并行操作的前提 取指令部件和指令执行部件要能够并行工作； 各部件执行时间基本相同，否则需再细分； 取指令部件取出的指令要能暂存在CPU内部某个地方； 指令执行部件在需要时总能立即获得暂存的指令； 需要解决转移指令问题。 *超级流水线和超标量结构 超级流水线 指令的执行步骤分得更细，流水线长度更长 例如，PIII为14个阶段，P4为20个阶段 有利于提高主频 转移分支时的效率？ 解决：分支预测、推测执行 超标量结构 对流水线中的关键“岗位”设置多个相同的执行单元——多个工人完成一道工序 P4：倍频ALU×2， FPU×2（其中一个为并行FPU） Athlon XP：ALU×6，并行FPU×3组 8086 CPU的特点 采用并行流水线工作方式： 通过设置指令预取队列（IPQ）实现 对内存空间实行分段管理： 将内存分段并设置地址段寄存器，以实现对1MB空间的寻址。 支持多处理器系统：8087 FPU 8086 CPU的两种工作模式 8086可工作于两种模式下，即： 最小模式和最大模式。 最小模式不支持8087。存储器和I/O控制信号全部由CPU产生。 最大模式支持8087。 CPU的部分信号线被用作8087的控制，因此需要由8288总线控制器来产生这些控制信号。 最小模式下的连接示意图 最大模式下的连接示意图 8288总线控制器 最大模式下， 8288总线控制器产生某些CPU不再提供的控制信号。 8288产生的信号包括： 独立的I/O控制命令：IORC、IOWC 独立的存储器控制命令：MRDC、MWTC 中断响应信号和总线控制信号 以上三组信号取代了最小模式的： ALE、WR、IO/M、DT/R、DEN、INTA 8288总线控制器逻辑框图 二、8086CPU的引线及功能 二、8086CPU的引线及功能 引脚定义的方法可大致分为： 每个引脚只传送一种信息（如RD） 电平的高低代表不同的含义（如M/IO） 在不同模式下有不同的名称和定义（如WR/LOCK） 分时复用引脚（如AD15～AD0） 引脚的输入、输出分别传送不同的信息（如RQ/GT0） 最小模式下的主要引线 MN/MX 工作模式控制 =0（接地）：工作于最大模式； =1（接Vcc）：工作于最小模式。 最小模式下的主要引线 地址总线、数据总线： AD15～AD0：三态 地址/数据复用引脚。ALE=1时作为地址线A16～A0，ALE=0时作为数据线D16～D0。 传送地址时为输出，传送数据时为双向。 A19-A16/S6-S3：输出，三态 地址/状态复用引脚。ALE=1时作为地址线A19～A16，ALE=0时作为控制信号。 最小模式下的主要引线 控制信号： WR：输出，三态 写选通信号，表示CPU正在写数据到MEM或I/O设备。 RD：输出，三态 读信号，表示CPU正在从总线上读来自于MEM或I/O设备的数据。 M/IO：输出，三态 区分是读写存储器还是读写I/O端口（即地址总线上的地址是存储器地址还是I/O端口地址）。 最小模式下的主要引线 DEN：输出，三态 数据总线允许信号。用来打开外部数据总线缓冲器。 DT/R：输出，三态 表明CPU正在传送还是接收数据，用来作为外部数据总线缓冲器的方向控制； ALE：输出 地址锁存允许信号，表示地址/数据总线上传输的是地址信号。 数据/地址分离电路(最小模式) 最小模式下的主要引线 RESET：输入 复位信号，保持4个以上时钟周期的高电平时将引起CPU进入复位过程（IF清0，并从存储单元FFFF0H开始执行指令）； BHE/