数字电路 第7章 常用集成时序逻辑器件和应用.ppt

第7章 常用集成时序逻辑器件及应用 ;7.1 集 成 计 数 器 ;表 7-1 常用TTL型MSI计数器 ;7.1.1 常用集成计数器功能分析 ;图 7-1 74LS90计数器 (a) 逻辑图； (b) 传统逻辑符号； (c) 结构框图 ; 74LS90的功能表如表7-2 所示。从表中看出，当R01R02=1， S91S92=0时，无论时钟如何，输出全部清0；而当S91S92=1时，无论时钟和清0信号R01、R02如何，输出就置9。这说明清0、置9都是异步操作，而且置9是优先的，所以称R01、R02为异步清0端，S91、S92为异步置9端。 ; 当满足R01R02=0、S91S92=0时电路才能执行计数操作，根据CP1、CP2的各种接法可以实现不同的计数功能。当计数脉冲从CP1输入，CP2不加信号时，QA端输出2分频信号，即实现二进制计数。当CP1不加信号，计数脉冲从CP2输入时，QD、 QC、QB实现五进制计数。实现十进制计数有两种接法。图7-2(a)是8421 BCD码接法，先模2计数，后模5计数，由QD、QC、 QB、QA 输出8421 BCD码，最高位QD作进位输出。图7-2(b)是5421 BCD码接法，先模5计数，后模2计数，由QA、QD、 QC、QB输出5421 BCD码，最高位QＡ作进位输出，波形对称。 两种接法的状态转换表(也称态序表)见表 7-3。 ;表 7-3 两种接法的态序表 ;图 7-2 74LS90构成十进制计数器的两种接法 (a) 8421 BCD码接法； (b) 5421 BCD码接法 ; 2. 同步集成计数器74161 74161是模24(四位二进制)同步计数器，具有计数、保持、 预置、清0功能，其逻辑电路及传统逻辑符号分别如图7-3(a)、 (b)所示。它由四个JK触发器和一些控制门组成，QD、 QC、QB、QA 是计数输出，QD 为最高位。74LS161与74161内部电路不同，但外部引脚图及功能表均相同。 OC为进位输出端，OC=QDQCQBQAT，仅当T=1且计数状态为1111时，OC才变高，并产生进位信号。 ;图 7-3 74161计数器 (a) 逻辑图； (b) 传统逻辑符号 ; CP为计数脉冲输入端，上升沿有效。 Cr为异步清0端，低电平有效，只要Cr=0，立即有QDQCQBQA=0000，与CP无关。 LD为同步预置端，低电平有效，当Cr=1，LD=0，在CP上升沿来到时，才能将预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 P、T为计数器允许控制端，高电平有效，只有当Cr=LD=1， PT=1，在CP作用下计数器才能正常计数。当P、T中有一个为低时，各触发器的J、K端均为0，从而使计数器处于保持状态。P、T的区别是T影响进位输出OC，而P则不影响OC。 ;表7-4 74161功能表 ;图 7-4 74161 时序图 ;3. 十进制可逆集成计数器74LS192 ;表 7-5 74LS192功能表 ; ① 该器件为双时钟工作方式，CP+是加计数时钟输入，CP-是减计数时钟输入，均为上升沿触发，采用8421 BCD码计数。 ② Cr为异步清0端，高电平有效。 ③ LD为异步预置控制端，低电平有效，当Cr=0、LD=0时预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。 ④ 进位输出和借位输出是分开的。 OC为进位输出，加法计数时，进入1001状态后有负脉冲输出，脉宽为一个时钟周期。 OB为借位输出，减法计数时，进入0000状态后有负脉冲输出，脉宽为一个时钟周期。 ;4. 二进制可逆集成计数器74LS169 ; 74LS169的特点如下： ① 该器件为加减控制型的可逆计数器，U/D=1时进行加法计数，U/D=0时进行减法计数。模为16，时钟上升沿触发。 ② LD为同步预置控制端，低电平有效。 ③ 没有清0端， 因此清0靠预置来实现。 ④ 进位和借位输出都从同一输出端OC输出。当加法计数进入1111后，OC端有负脉冲输出，当减法计数进入0000后，OC端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度为一个时钟周期。 ⑤ P、T为计数允许端，低电平有效。只有当LD=1，P=T=0， 在CP作用下计数器才能正常工作，否则保持原状态不变。 ;图 7-7 74LS169时序工作波形图 ;7.1.2 集成计数