SARADC进展-核探测与核电子学国家重点试验室.PPT

四通道多阳极PMT读出芯片 多阳极PMT读出芯片性能测试 4通道GEM读出芯片 2007年11月完成设计，样片生产已完成 功能 电荷灵敏前置放大器 极零相消 成形电路（时间常数2uS） 等效到输入噪声403e 4通道GEM读出芯片测试 国际合作 法国LAL实验室 2008年6月派人（5个月）合作完成16通道PMT读出芯片PARISROC芯片Ver.1设计 2008年11月派人（12个月）参与PARISROC芯片Ver.2设计改进 法国CPPM 计划2009年6月派人参加ATLAS Silicon Pixel探测器3D电子学方面的研究 PARISROC 王铮 2009-4-21 中科院“核探测技术与核电子学重点实验室”年会 高能所ASIC研究进展 四通道GEM读出芯片、四通道PET读出芯片测试结果 完成10位SAR型ADC芯片的设计（2008年12月） 12位线性放电ADC原型电路的试制(2008年11月)及初步测试结果 多路模拟流水线+并行多路ADC芯片的设计 国际合作 输入级-RGC型电流运放 CR-RC有源滤波成形 芯片版图设计 2007.11完成第一版设计 测试电路 被测芯片 积分非线性测试结果 极零相消前的脉冲 极零相消后的信号 4通道增益一致性测量 2% 对照组 对照组 4个被测通道 输入幅度 输出幅度 多学科中心给出的散点图测试结果 2008.8 拿到设计样片，测试工作需要与多学科中心协调、合作，进展不是非常快 作为首枚用于PET读出的四通道芯片，设计是成功的。 将改进、优化设计，提高性能指标，达到实用化的要求。 单通道原理图 电荷灵敏前放 芯片版图 CR-RC成形电路设计 输入信号波形 经电荷积分、极零相消后波形 经积分成形后的波形 芯片四个通道中的一个通道功能正确，能够实现对输入信号的电荷积分、极零相消，积分成形等功能。其它三个通道的输出的信号成形时间常数不正确。 需要改进的方面： （1）四个测量通道的工作点不一致性大 （2）用于电荷积分放电的MOS管的设计部分需要改进，以保证芯片在不同的工作条件下（如温度、电源电压）都能够正常工作。 10bit 3.3Ms/s 逐次逼近ADC * 基于传统结构改进 混合信号设计的初次实现： 模拟流程: 采样保持、比较器、子DAC 数字流程: 逐次逼近寄存器和控制逻辑 混合流程: 数模混合仿真 性能指标: 精度: 10bit 采样率：3.3Msample/s 系统时钟: 50MHz 单次变换工作周期：16 芯片面积：2.2*1.9 mm2 芯片提交：2008.12 裸片接收：2009.4 SARADC-基于传统结构的改进 采样保持： 采用全差分结构，抑制时钟馈通和偶次谐波 采用自动消零采保结构，消除运放失调 采用开关电容共模反馈，降低功耗，提高速度 子DAC： 采用阻容混合结构，降低对版图的匹配要求，减少器件总数 在版图中采用共心结构，并使得连线长度也成相应权重增长，使在增加寄生电容影响之后，总电容也保持良好匹配性 比较器： 采用自动消零结构，抑制比较器失调 总体设计： 采用衬底隔离技术，降低数字部分对模拟的串扰 * 线性放电ADC的原型设计 * 模拟内核的设计： 带隙基准、零温漂参考电流产生、斜坡电压产生器、比较器 数字部分基于片外FPGA，保证安全性和易测性，降低风险 精度12bit，可选8bit、10bit 时钟频率：40MHz 芯片面积：1.7*1.1 mm2 流片提交：2008.11 裸片接收：2009.03 测试基于Altera DE2开发板以及自制测试子板，以14bitADC测其斜坡输出电压线性度，以14bitDAC为输入源，测其变换有效精度 初步测试结果 * 左上：连续脉冲下的斜坡电压输出及过阈变换停止信号 右上：输出斜坡电压线性度初测 右下：基于固定直流电平输入的均值——标准差初测，12bit，8000count下：avg=2154.76，std=1.49bit，max-min=9bit 多路模拟流水线+并行多路ADC原型设计 模拟流水线：基于开关电容阵列设计，可实现模拟流水线功能或向高速波形采样功能优化 多路并行ADC：基于线性放电ADC设计，成本低，功耗、面积小，精度高 计数器：12位纯格雷码计数器，降低噪声 LVDS时钟输入，串行数字输出 8通道，流水线深度32， 采样频率vs精度：低中频12bit、中高频10bit、高频8bit ADC精度12bit，可选8bit/10bit工作时钟50MHz/100MHz可选 可选输出/工作方式：流水线选通模拟电平输出、流水线刻度模式、ADC刻度及测试模式、片内模拟/数字电平选通测试输出 * 结构示意图 * 芯片面积：3.2*2.3 mm2，2009.03 提交流片 Photomultip