试验二触发器电路.DOC

基于FPGA的数字电路实验： 触发器电路 基本RS触发器：如图2.1所示，用或非门组成，其功能表见表2.1，Qn为状态变量；正常工作时输入信号应遵循SR=0的约束条件，即不允许输入S=R=1的信号；Qn为初态，Qn+1为次态；关系式为： 表2.1用或非门组成的基本RS触发器功能表 S R Qn Qn+1 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 0* 1 1 1 0* * Sd,Rd的1状态同时消失后状态不定。 (a) 基本RS触发器框图 (b) 基本RS触发器逻辑图 图2.1 基本RS触发器相关图形 表2.2 同步RS触发器功能表 CP S R Qn Qn+1 0 × × 0 0 0 × × 1 1 1 0 0 0 0 1 0 0 1 1 1 1 0 0 1 1 1 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 1 0 1* 1 1 1 1 1* * CP回到低电平后状态不定。 同步RS触发器：实现时钟控制的最简单方式是采用图2.2所示的同步RS触发器结构，该电路由两部分组成：由与非门组成的基本RS触发器和由与非门组成的输入控制电路。其功能表见表2.2。 (a) 同步RS触发器框图符号 同步RS触发器逻辑图 图2.2 同步RS触发器相关图形 主从JK触发器（JK_FF）：主从JK触发器的功能表如表2.2所示，其框图符号与逻辑图见图2.2（a）与2.2（b）。特性方程为： 表2.2 主从JK触发器的特性表 CP J K Qn Qn+1 × × × × × ↑ 0 0 0 0 ↑ 0 0 1 1 ↑ 1 0 0 1 ↑ 1 0 1 1 ↑ 0 1 0 0 ↑ 0 1 1 0 ↑ 1 1 0 1 ↑ 1 1 1 0 图2.2（a）JK触发器框图 图2.2（b）JK触发器逻辑图 表2.4 D触发器功能表 D Q Qn+n1 0 0 0 0 1 0 1 0 1 1 1 1 *说明：电路图中出现的RDN为异步复位键，即当RDN=0时输出置零，与输入信号无关。 T触发器： 由JK触发器可构成T触发器，如图2.3所示。 特性方程为。 图2.3 JK触发器构成T触发器逻辑图 D触发器 在时钟信号下的逻辑功能符合表2.4，特性方程为：；D触发器可以由JK触发器转换而来，原理图见图2.4，CLR为复位键，CLR=0 时清零，CLR=1 时触发器正常工作。 图2.4 带异步复位功能的D触发器（d_ff）逻辑图 实验内容及步骤 建立新的工程Test_2。 按照实验原理所述原理图设计并生成基本RS触发器模块RS_FF，编辑测试激励文件，仿真观察波形，记录结果并与真值表比较，分析总结其逻辑功能。 按照实验原理所述原理图设计并生成带复位功能的主从JK触发器模块JKR_FF，编辑测试激励文件，仿真观察波形，记录结果并与真值表比较，分析总结其逻辑功能。 按照实验原理所述原理图设计并生成D触发器模块D_FF，编辑测试激励文件，仿真观察波形，记录结果并与真值表比较，分析总结其逻辑功能。 按照实验原理所述原理图设计并生成T触发器模块T_FF，编辑测试激励文件，仿真观察波形，记录结果并与真值表比较，分析总结其逻辑功能。