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* 第八章 可编程逻辑器件PLD 可编程逻辑器件Programmable Logic Device 专用集成电路ASIC Application Specific Integrated Circuit 现场可编程逻辑阵列FPLA Field Programmable Logic Array 可编程阵列逻辑PAL Programmable Array Logic 通用阵列逻辑GAL 可擦除的可编程逻辑器件EPLD 现场可编程门阵列FPGA Field Programmable Gate Array EPLD、CPLD、FPGA集成度较高，称为高密度PLD。 可以满足一般数字系统的需要。 8.1 PLD Y=P1+P3+P4 互补输出缓冲器 P=ABD 不用的与门 三态输出缓冲器 逻辑图形画法 8.2 现场可编程逻辑阵列 （FPLA） 与ROM阵列的区别： ROM与阵列是 最小项阵列，阵列庞大。 PLA与阵列实现 最简与或式， 与阵列乘积项可编程。 Y3=ABCD+A’B’C’D’ Y2=AC+BD Y1=A⊕B=AB’+A’B Y0=C⊙D=CD+C’D’ 有8个与门，4个或门，可实现4个与或式，每式可有8个乘积项 OE’控制三态输出缓冲器，OE’=0输出逻辑函数。 FPLA的编程单元有熔丝型和叠栅注入式MOS管。 输出缓冲器： 异或门输出结构： XOR熔丝连 XOR=0 Yi与Si同相 XOR熔丝断 XOR=1 Yi与Si反相 三态输出， 集电极开路（OC）结构， 异或门输出。 0 Yi=Si Yi=S’i 1 时序逻辑型FPLA 触发器输入J、K， 与或逻辑阵列输出控制 触发器Q1—Q4 反馈到与或阵列， 可以构成模16以内的计数器。 控制端：PR/OE’控制清零 和输出缓冲器的状态 Q5Q 6无反馈， 组合逻辑-寄存器输出 没有画上 391页 图8.2.3 控制端：PR/OE’ 可编程接地端M=1熔丝断，M=0 熔丝连。 G8 负或门，有一个输入为0，输出为1。 G7 与门 M=0，PR/OE’=1时 G7 =1 所有J-K触发器置零， 高电平置零。 M=1熔丝断 G7=0始终低电平，没有清零信号，触发器工作 PR/OE’=0 G8=1 输出缓冲器G1 --G6工作 PR/OE’=1 G8=0三态门G1 --G6输出高阻态 1 0 0 1 1 0 0 1 8.3可编程阵列逻辑（PAL） （1）PAL基本电路 基本电路结构： 与阵列、或阵列， I1—I4原变量、 反变量互补输入。 与阵列所有交叉点上 都有熔丝接通， 编程时将有用熔丝保留， 相当于有输入， 将无用熔丝熔断。 编程后的PAL电路 Y1=I1I2I3+ I2I3I4+ I1I3I4+ I1I2I4 Y2= I’1I’2+ I’2I’3+I’3I’4+ I’1I’4 Y3= I1I’2+ I’1I2 Y4= I1I2+ I’1I’2 （2）PAL的几种输出和反馈 专用输出结构 可编程输入/输出 寄存器输出 异或输出 运算选通反馈结构 ①专用输出结构： 输出端只能作输出用，没有反馈， 不能作输入。 图8.3.1 与或门输出， 图8.3.3互补输出 互补输出 ②可编程输入/输出结构 图8.3.4 当I1=I2=1时，G1的控制端C1=1，I/O1输出状态。 缓冲器G2的控制端C2=0，G2高阻态，I/O2作输入端， I/O2→G3接到与逻辑阵列的输入端。 1 1 1 0 带有异或门的可编程输入/输出结构 XOR=1 Y与S反相（熔断）， XOR=0 Y与S同相。 ③寄存器输出结构 395页 与或式→D1，Q’反馈互补输出到与阵列的输入端， 寄存器可以存储与或逻辑阵列输出，可以组成时序逻辑电路。 D1= I1，D2= Q1 组成移位寄存器。 ④异或输出结构 比寄存器输出结构图增加了异或门，可以求反和寄存器保持。 D1= I1⊕Q1 I1=0 D1= Q1 Q*1= Q1 保持； I1=1 D1= Q’1 Q*1= Q’1 D2= I1⊕(Q1I2+ Q’1I’2) I1=0 D2= Y2=Q1I2+ Q’1I’2=Q1⊙I2 I1=1 D2= Y’2=(Q1I2+ Q’1I’2)=Q1⊕I2 I1 ⑤运算选通反馈结构 A存入D触发器， Q’=A’反