ch11 并行IO接口芯片8255A.pdf

第十一章 并行接口芯片8255A 8255A是INTEL公司的产品，可编程的并行接口芯片 11.1 8255A的内部结构 PA7~PA0 A组 A组 控制 A 口 CPU 8 数据 PC7~PC4 DB 总线 A组C 口 缓冲器 内部总线 上半部 B组 PB7~PB0 RD B 口 WR 读/写 A1 控制 PC3~PC0 A0 B组 B组C 口 RESET 控制 下半部 CS 8255A的外部引脚 8255A为双列直插式,40引脚 24根端口数据线  接外设 PA7~PA0为A 口数据线 PB7~PB0为B 口数据线 PC7~PC0为C 口数据线 8根系统数据线  接CPU D7~D0 6根输入控制线 RESET：复位信号，RESET=1时，8255内部复位，所有内部 寄存器清零，A、B、C三个端口自动为输入口 CS：片选信号，CS=0时，该芯片被选中 RD ：来自CPU的I/O读命令 WR ：来自CPU的I/O写命令 A1 、A0 ：通常接CPU的地址线A1 、A0 电源线：+5V，地线 8255A的端口编址 端口：接口电路中能和CPU直接交换信息的寄存器 8255A有4个端口寄存器 AEN A9 A8 8255A A7 如果系统产生片选信号的译 A6 CS 码电路如图，则： A5 A4 A数据口地址=60H A3 B数据口地址=61H A2 C数据口地址=62H A1 A1 控制 口地址=63H A0 A0 控制口寄存初始化命令字 IOR RD IOW WR CS A1 A0 WR RD 完成 0 0 0 0 1 CPU数据→A口数据寄存器 0 0 1 0 1 CPU数据→B口数