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FPGA设计范例之VGA设计 什么是VGA? Video Graphics Array： 视频图形阵列 IBM在1987年推出的使用模拟信号的一种 视频传输标准. VGA可分为VGA硬件接口和VGA协议； VGA硬件为15针公头母头接头，如下图所示； 本设计---FPGA对VGA接口的驱动，重点在于 理解VGA协议中的VGA时序。 VGA 协议，主要有 5 个输入信号，亦是 HSYNC Signal, VSYNC Signal, RGB Signal。说简单一点，HSYNC Signal 是“列同步信号”，VSYNC Signal 是“行同步信号”，RGB Signal 是“红色-绿色-蓝色 颜色信号”为模拟输入信号。 VGA的扫描是固定的。一帧屏幕是由“m 行扫描”和“n 列填充”组成。 假设以800x600x60Hz为例的显示标准(800宽x600 高x 60Hz )，那么宏观上它有600行和800列为一行。 数字源(EX: FPGA),产生 VGA的数字 输入和时序 DAC HSYNC R R[Width-1:0] G[Width-1:0] B[Width-1:0] VSYNC G B VGA接口 显示设备 扫描的次序如下： 扫描第0行 - 在第0行，列填充0~799。 扫描第1行 - 在第1行，列填充0 ~ 799。 扫描第2行 - 在第2行，列填充0 ~ 799。 扫描第m行 - 在第m行，列填充0 ~ 799。 扫描第598行 - 在第598行，列填充0 ~ 799 直到描第599行- 在第599行，列填充0 ~ 799 宏观上，一帧屏幕的显示是由600行从上至下扫描，800列从左至右填充（这也是为什举每当电脑几乎要当机癿时候，规屏显示从上至下的延迟扫描）然而微观上，一行的行扫描是由超过800个列填充完成，一帧图像超过600行扫描。实际上是VGA癿时序在作怪。 (1)行同步信号HSYNC时序 (2)场同步信号HSYNC时序 上图是有关HSYNC和VSYNC的时序图,以800x600x60Hz为例,信息如下: HSYNC Signal 是用来控制“列填充”， 而一个HSYNC Signal 可以分为 4个段，也 就是a (同步段) ， b（后廊段），c（激活段），d（前廊段）。HSYNC Signal 的a 是拉低 的128 个列像素 ，b是拉高的88个列像素，至于c 是拉高的 800 个列像素，而 最后癿的d 是拉高的 40 个列像素。 一列总共有1056 个列像素。 VSYNC Signal 是用来控制“行扫描”。而一个 VSYNC Signal 同样可以分为 4 个 段，也是 o (同步段) ， p（后廊段），q（激活段），r（前廊段）。VSYNC Signal 的o 是拉低的4个行像素 ，p是拉高的23 个行像素，至于q 是拉高的 600 个行像素，而最后 的 r 是拉高的 1 个行像素。 一行总共有628 个行像素。 1个列像素 = 25 ns。 1个行像素 = 1056个列像素 = 1056 x 25ns = 2.64us。 （以 800 x 600 x 60Hz 为例）可以发现一个亊实，要完成一行的扫描，需要 1056 个 列像素，也就是说需要 1056 x 25ns的时间。如果要完成所有行的扫描癿话，需要628 x 1056 x 25ns 的时间。很遗憾的是，不是所有时间都用来显示图片，有一部分的时间是用 来同步操作。 直观的表示如下: 在上图表示了，HSYNC Signal 只有在的C段 （红色部分）和VSYNC Signal 的q的（黄色部分）的激活段，数据的输入才有效。换句话说，显示图片是发 生在交叉（橘色部分）的“有效区域”下。 交叉部分的表达式可以如此描述： 列像素 216 列像素 1017 行像素 27 行像素 627。 FPGA实现思路 PLL模块 (产生VGA对应分辨率的像素时钟) 同步模块 (产生行场信号 时序) VGA控制模块 (控制同步模块 的交互与完成DAC功能) 40Mhz HSYNC VSYNC Red_sig Green_sig Blue_sig 设计的实质: 状态机的控制以及计数器的正确使用,从而产生正确 VGA时序. 首先,确定VGA的分辨率而得产生对应的像素时钟; 其次,根据VGA规范,确定行计数器范围,场计数器范围; 最后,根据VGA时序规范,产生对应的控制信号波形. Ex