奇数与半整数分频器.doc

奇数分频器 1 引言 分频器在CPLD/FPGA设计中使用频率非常高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源，但是对于要求奇数倍分频、小数倍分频的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。 对于偶数分频，使用一模N计数器模块即可实现，即每当模N计数器从0开始计数至N时，输出时钟进行翻转，同时使计数器复位，使之从0开始重新计数，以此循环即可实现。但对于奇数分频，实现50%的占空比却是比较困难的。下面给出占空比50%的奇数分频器的设计源程序和仿真结果。 2 VHDL程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;　　　　　 　　--添加库 entity fdiv is 　 --设计实体 port( clk,reset : in std_logic;　　　　　　　　　 　 --端口说明 preset: in integer;　　　　　　　　　　 --preset:　分频预置数 clkout : out std_logic);　　　　 - -clkout :　分频后得到的时钟 end fdiv; architecture behave of fdiv is　　　　　　　 　　　--设计构造体 signal s1,s2 : std_logic;　　　　　　　　　 　　--内部信号s1,s2 signal cnt : integer range 0 to preset-1;　--模为preset的计数信号 begin P1: process(clk,reset) --计数器 begin if reset=1 then cnt=0; elsif clkevent and clk=1 then if cnt=0 then cnt=preset-1; ELSE cnt=cnt-1; end if; end if; end process; P2: process(clk,reset) --信号1 begin if reset=1 then s1=1; elsif clkevent and clk=1 then if cnt=0 then --计数信号为0时，S1翻转 s1=not s1; else s1=s1; end if; end if; end process; P3: process(clk,reset) --信号2 begin if reset=1 then s2=1; elsif clkevent and clk=0 then if cnt=(preset-1)/2 then --计数信号为N时，S2翻转 s2=not s2; else s2=s2; end if; end if; end process; clkout= s1 xor s2; -- 异或输出 end behave; 程序说明：以上程序实现任意奇数为preset的50％占空比分频，计数器cnt的模值为preset，计数器是为了控制信号S1和信号S2，使两信号保持恒定的时间差。信号S1为上升沿触发，在cnt＝0时翻转，信号S2为下降沿触发，在cnt=(preset-1)/2 时翻转。然后将S1和S2异或输出，这样就实现了preset的50％占空比分频。 3 仿真波形 本设计选用的是FLEX10K系列器件，仿真波形如图所示。图中预置值为７，即分频器分频值为7，由图中的波形可以看出，结果正确。 波形分析：计数器cnt的模值为7，信号S1是上升沿触发，cnt＝0时翻转，S2是下降沿触发，cnt＝（7-1）/２=３时翻转，然后将S1和S2异或输出，这样就实现了50%占空比的7分频。 半整数分频器 1　引言 在数字系统设计中，分频器是一种基本电路。整数分频器的实现非常简单，可采用标准的计数器来实现。但在某些场合下，时钟源所给频率与所需频率不成整数倍关系，譬如把