四、研究方法与手段.ppt

Tianjin University  基于FPGA的浮点运算设计空间探索与特征描述 姓 名： 李海娥 指导老师： 刘强 Tianjin University * 报告内容 2. 国内外发展现状 1. 课题来源及意义 3. 研究内容与目标 4. 研究方法与手段 5. 进度安排 Tianjin University * 一、课题来源及意义 IP核即知识产权核，是具有特定电路功能的程序模块。随着IP核的广泛应用，出现了IP未经授权被盗用的现象，极大地侵害了IP核设计者和购买者的利益，所以IP核的保护至关重要。 什么是IP核的保护？ 图1 FPGA设计流程中的3种IP核 Tianjin University * 课题来源及意义 能有效的指导浮点加法器和浮点乘法器的使用， 即帮助设计者更快更高效地使用IP核。 依据浮点运算电路架构的特性来对IP核实行有效保护，较水印法而言，能更有效保护IP核。 在电路行为描述阶段，基于约束的IP保护方法比在后端布局布线阶段进行IP保护方法的可靠性更高，便于验证，推动基于约束的IP保护的实际应用。 Tianjin University * 二、国内外发展现状 IP核的保护，除了使用专利，版权，商标，商业合同等手段外，还有技术途径，目前应用最广泛的是数字水印技术，就是将IP模块作为水印载体，在电路设计中隐藏特定的数字标记信息，通过对数字水印的检测和识别，来证明其产权归属或跟踪侵权 。缺点：面积和时间开销、水印容易被攻击者所篡改、功耗会增大等等。 Tianjin University * 二、国内外发展现状 图2 IP数字水印技术分类 Tianjin University * 三、研究内容与目标 1、设计参数的提取和空间的探索； 2、最优化方法来找到满足约束条件的设计； 3、找出设计中的特殊点来作为IP核的识别和保护； 4、改变设计的精度和逻辑组成重复上面的步骤。 具体是使用FPGA中的浮点加法器和浮点乘法器组 成的电路来展开的。 Tianjin University * 研究内容与目标 对于第一方面内容 对于设计空间的探索，就是在调用单个的乘法器和加法器时改变latency来记录它们的功耗、资源和最大频率的值，然后直观的表示出来。 对于第二方面内容 多个浮点乘法器和浮点加法器组合后的功耗和资源是简单的叠加，组合的最大频率取各个最大频率的最小值，通过最优化方法找出在一定约束条件下的最优组合。 Tianjin University * 研究内容与目标 对于第三方面的内容 在设计空间内，加法器和乘法器的任意组合都能表示出来，通过观察就能找到某些特殊的点，将这些点作为识别IP核的标记。 对于第四方面的内容 改变设计的精度和逻辑组成重复上面的步骤，也能找到一些特殊的点，或者是某些固定的输出，从而达到IP核识别的功能。 Tianjin University * 四、研究方法与手段 对于参数提取和设计空间的探索，应用的软件是ISE，在ISE中得出单个乘法器AM和单个加法器ADD的性能指标（如下表）。 AM 2 3 4 5 6 7 8 Power(w) 0.022 0.025 0.027 0.029 0.031 0.031 0.032 LUTs 659 698 589 620 630 620 618 regs 141 239 428 519 587 626 681 Fmax 145.539 159.591 228.728 228.624 245.083 319.387 319.081 ADD 2 3 4 5 6 7 8 9 10 11 12 Power(w) 0.015 0.019 0.022 0.021 0.022 0.024 0.025 0.024 0.027 0.028 0.027 LUTs 383 414 398 414 383 383 380 411 413 415 417 regs 72 139 183 238 280 362 395 445 479 518 547 Fmax 126.056 182.648 187.864 224.770 259.202 256.148 271.444 251.383 327.869 381.534 349.650 Tianjin University