第三章 双极型逻辑电路的版图设计.ppt

第三章 双极型逻辑电路的版图设计 双极型半导体集成成电路的基本制作过程 TTL/DTL STTL ECL I2L 学习要求 理解等平面隔离工艺（LOCOS） 掌握双极型逻辑集成电路的设计 集成晶体管的常用图形 集成电阻 设计规则 理解TTL电路版图设计 3.1 IC的开发流程 IC的开发包括电路设计、元件设计、IC设计、IC工艺设计、IC制作和可靠性试验等六个环节 设计规则：工艺流水线给出的一组几何参数和一组电学参数。 3.2 双极型IC的基本制造过程 硅平面工艺 在元器件间要做电隔离区 线性/ECL TTL/DTL STTL 元器件间自然隔离 主要应用于I2L 基本的隔离工艺 反偏PN结隔离 全介质的V型槽隔离 等平面的PN结-介质混合隔离 典型的PN结隔离TTL工艺过程概要 后续工序 划片 贴片 压焊 封装 测试分类 筛选 成品测试 入库 课堂讨论 PN结隔离双极型SIC来说，衬底一般选用什么类型硅？ 3.2.1 PN结隔离工艺 所有晶体管的集电极都作在外延层上 PN结隔离工艺流程（按光刻掩膜顺序） 一次光刻：埋层扩散 二次光刻：隔离结扩散 三次光刻：集电极接触穿透扩散 四次光刻：基区扩散 五次光刻：发射区扩散 六次光刻：接触孔 七次光刻：电极布线 P-N结隔离IC工艺 工艺流程： 掩模版和光刻掩模 续 基区以及基区扩散电阻（基区扩散掩模） 集电极和N型电阻的接触孔，以及外延层的反偏孔（发射区扩散掩模） 形成金属化内连线（接触孔掩模、金属化内连线掩模） 课堂讨论 下面版图的电路图形式？ 典型的集成NPN管 放大管 模拟电路 开关管 数字电路 PN结隔离工艺局限性 在高压、高频、抗核辐射的器件中不可用 3.2.2 等平面隔离工艺 硅局部氧化法（见书上45页） （LOCOS：Local Oxidation Silicon） 底部采用PN结隔离，侧壁采用介质隔离 等平面I 等平面II U型槽隔离技术 改进掺杂方式：利用掺有所需杂质的多晶硅作为电极材料，形成图3-6 3.2.3 其他隔离工艺 深（浅）槽隔离工艺 DTI：Deep Trench Isolation STI：Shallow Trench Isolation 介质隔离工艺 TTL或非门电路 波形图 3.3 版图设计与工艺设计 版图设计：按版图设计规则和一定的工艺流程，把电子线路转换成一张集成电路版图（又称工艺复合图标示为GDSII和CIF文件）进而制作出一套供生产投片用的光刻掩膜版。 横向尺寸、纵向尺寸 外延层掺杂浓度和厚度直接影响到结电容、击穿电压、集电极串联电阻、饱和压降 发射区扩散和基区扩散决定的基区宽度决定了电流放大倍数和特征频率 设计过程 制定具体的工艺参数、设计规则和电路图 划分隔离区 确定器件方案，设计出图形和尺寸 验证、布图 刻出掩模原图 3.4 集成NPN管的设计 纵向NPN管的纵向结构与杂质分布（图3-7） 材料： 衬底材料（迁移率） 导电类型：P型Cz-Si 晶向：111 电阻率：8~5Ωcm 缺陷：无位错，无微缺陷 外延层 导电类型：N型 电阻率：0.1~5 Ωcm 厚度： 埋层掺杂剂：Sb、As 杂质浓度 掩埋层：1018/cm3 发射区扩散：1021/cm3 基区扩散：1019/cm3 3.4.1 （1）击穿电压 由于衬底总是接在电路的最低电位，故CS结一般总是承受电路中的最高反向电压 由于衬底的电阻一般很高，故CS结的击穿电压是最高的 击穿电压VB=60(Eg/1.1)3/2·(NBC/1016)-3/4 禁带宽度，衬底（低掺杂侧）的杂质浓度 外延层电阻率：0.1Ωcm计算得BVCBO=20V 外延层不能太薄 （2） 频率特性（计算公式见3-2式） 特征频率：在共发射极短路电流放大系数下降到1时的频率，fT 最高震荡频率：当晶体管的功率增益随频率的升高而下降到1（0分贝）时的频率（公式如3-4式） （3） 最大工作电流 晶体管电流放大系数β开始时随发射极电流的增加而增加，但当IE大于某一个值时，IE再增大，β将会下降。 这个临界的IE值（或相应的IC值）就称为晶体管的最大工作电流，用IEmax或ICmax来表示。IEmax=αLE 发射极电流的趋边效应（基极电阻的自编制效应）：只有在靠近基区这一边的基极电流大。 版图上采用增加发射区的有效长度。 （4） 集电极串联电阻rCS 通过前面一章中晶体管的寄生效应和电路分析可得，为了保证VOL就要求减少rCS 采用低阻率薄外延层、隐埋层 增大发射区长度，增大集电区接触孔的周长，缩小集电极接触孔与发射区之间的距离 采用集电极接触孔磷穿透工艺 3.4.2 集成晶体管的常用图形 见49页图3-8~3-12（集成NPN晶体管常用图形） 单发射极、单基极、单集电极版图 发射区的有效