2_C54硬件结构(含英文)《TMS320C54X DSP结构、原理与应用》.ppt

D S P 原理 与 应 用The principle and application of DSP 第二章 C54硬件结构 本章知识概要： C54x系列DSP引脚功能 内外部总线结构 CPU结构 内部存储器结构 片内外设电路 系统控制 要求全面了解C54系列芯片的硬件资源。 2.1 TMS320C54x硬件结构框图 1. 内部结构 (1) CPU 包括算术逻辑运算单元(ALU)、乘法器、累加器、移位寄存器、各种专门用途的寄存器、地址生成器及内部总线。 (2) 存储器系统 包括片内程序ROM、片内单访问的数据RAM和双访问的数据RAM、外接存储器接口。 (3) 片内外设与专用硬件电路 包括片内定时器、各种类型的串口、主机接口、片内锁相环(PLL)、时钟发生器及各种控制电路。 2.1 TMS320C54x硬件结构框图 2. TMS320C54x主要特性 低功耗、高性能的16位定点DSP芯片 （1）CPU部分 多总线结构:1条程序总线、3条数据总线和4条地址总线 40位ALU:包括1个40位桶形移位寄存器和2个独立的40位累加器 17位并行乘法器，与40位专用加法器相连，用于非流水线式单周期乘法/累加(MAC)运算 CSSU：用于加法/比较选择 指数编码器：单个周期内计算40位累加器中数值的指数 双地址生成器：包括8个辅助寄存器(AR)和2个辅助寄存器算术运算单元(ARAU) 2.1 TMS320C54x硬件结构框图 2. TMS320C54x主要特性 低功耗、高性能的16位定点DSP芯片 （2）存储器系统 192K字可寻址存储空间： 程序存储空间、数据存储空间及I/O空间，并可进行适当扩展。 片内双寻址 RAM(DARAM)： 在每个机器周期内，CPU可以对同一个DARAM块寻址2次，即CPU可以在一个机器周期内对同一个DARAM块读出1次和写入1次。DARAM可以映射到程序空间和数据空间。但一般情况下，DARAM总是映射到数据空间，用于存放数据。 片内单寻址RAM(SARAM)： 如C548、C5402、C5416等。 2.1 TMS320C54x硬件结构框图 2. TMS320C54x主要特性 低功耗、高性能的16位定点DSP芯片 （3）片内外设 软件可编程等待状态发生器(SWWSR) 可编程分区转换逻辑电路 片内锁相环(PLL)和时钟发生器 可编程串行接口（4种） 可编程定时器16位（1-2个） 8位或16位主机接口(HPI) （4）指令系统 单指令重复和块指令重复操作 用于程序和数据管理的块存储器传送指令 32位长操作数指令 2.1 TMS320C54x硬件结构框图 32位长操作数指令 多操作数指令：读入2或3个操作数的指令 并行存储和并行加载的算术指令 条件存储指令 中断快速返回指令 （5）片内仿真接口：IEEE1149.1 （6）多种节电模式：软件控制片外总线、CLKOUT、器件电压等 （7）不同内核电压以获取不同的芯片运行速度：5.0v-40MIPS,3.3v-80MIPS,2.5v-100MIPS,1.8v-200MIPS。 2.2 总线结构 一组程序总线PB 传送从程序存储器读取的指令代码和立即数； 三组数据总线（CB、DB、EB） CB,DB: 传送从数据存储器读出的操作数； EB: 传送写入到数据存储器中的数据； 四组地址总线（PAB、CAB、DAB、EAB） 传送执行指令所需的地址； 2.2 总线结构 2.3 中央处理单元（CPU） 状态和控制部件、运算部件和各种寄存器 1.CPU状态和控制（3个16位存储器映像寄存器） (1) 状态寄存器0(ST0)； (2) 状态寄存器1(ST1)； (3) 处理器工作模式状态寄存器(PMST)。 各种工作条件和工作方式的状态；存储器的设置状态及其他控制信息。 2.3 中央处理单元（CPU） 2.运算部件 （1）算术逻辑单元（ALU） 功能： ① C54X使用40bit的ALU和2个40bit累加器（A、B）完成二进制补码的算术运算： ② ALU可完成布尔运算； ③ 同时完成两个16bit运算（具有两个16位的ALU） 算术逻辑运算单元结构 2.3 中央处理单元（CPU） 2.运算部件 （1）算术逻辑单元（ALU） 功能： ① C54X使用40bit的ALU和2个40bit累加器（A、B）完成二进制补码的算术运算： ② ALU可完成布尔运算； ③ 同时完成两个16bit运算（具有两个16位的ALU） （2）Accumulator 功能：存放参加运算的数据或存放运算的结果（ALU或MAC） 组成：三个部分（保护位作用：数据位余量，防止溢出，迭代运算）。 2.3 中央处理单元（CPU） 2.运算部件 （3）Barrel Shifter