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减少SOC测试时间的测试结构配置与规划.pdfVIP

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减少SOC测试时间的测试结构配置与规划.pdf

第 卷第 期 仪 器 仪 表 学 报 年 月 3 3(() 减少!#测试时间的测试结构配置与规划$ 谢永乐 陈光 孙秀斌 电子科技大学自动化工程学院计算机辅助测试研究室 成都 % ’(()*+ 摘要 以减少系统芯片 测试时间为目标 研究了基于内嵌芯核分簇的并行测试结构配置与规划问题 以求解多处理器 % + / 0 ,-. 规划问题为模型 分析了并行测试层次型 多芯核的规划 重点研究了最小化测试时间目标下多芯核最优分簇问题 以 / ,-. / 0 为实验对象 示例了芯核分簇的规划结果 该方法可用于 并行测试流程控制及 的可测性 3((3 / 0 12. ,-.456789:; ,-. ,-. 设计0 关键词 系统芯片% + 内嵌芯核 测试规划 扫描测试 可测性设计 ,-. 中图分类号 * 文献标识码 国家标准学科分类与代码 )’(@A(’( 2= ? U U BCDE!EFGHEGFC#IJKLMGFNELIJNJO!HPCOGQCEIRCOGHCBCDEBLSCIK!TDECS IJ U NHPLV WX5YZ6[\5 .856]^:6[_^ ,^6WX^‘X6 % / / yz{{|}/ + abcddedfghidjkildmnmolmppqlmo rmlspqtliudfnepbiqdmlbablpmbpkmvwpbcmdedoudfxclmk xcpmovh xclmk ~!DEFNHE 25##;^7#^;57Z6$X[^;:#XZ6:6%785%^\5;Z‘\59 %^;X6[:;:\\5\#5#X#^%X5%‘:5%Z67\^#5;X6[Z$ ) )) % +* 59‘5%%5%7Z;5’8X\5:X9X6[:#;5%^7#XZ6Z$#5#:\X7:#XZ6 #X95Z$(#59 Z6:78X ,-. 4:5% Z6 #85 ) ) / Z\^#XZ6Z$9^\#X\5;Z75Z;785%^\5 785%^\5;Z‘\59 :‘Z^#:;:\\5\#5#Z$9^\#X\57Z;5X68X5;:;78X7:\ * ,-.X:6:\(+5%:\Z 98:XX\:75%Z6Z#X9:\7\^#5;X6[Z$7Z;5X6,-.^6%5;#85Z‘_57#X-5Z$9X6X9:\ , * 3((3 * #5##X95 12. 45678

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