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减少SOC测试时间的测试结构配置与规划.pdf
第 卷第 期 仪 器 仪 表 学 报 年 月
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减少!#测试时间的测试结构配置与规划$
谢永乐 陈光 孙秀斌
电子科技大学自动化工程学院计算机辅助测试研究室 成都
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摘要 以减少系统芯片 测试时间为目标 研究了基于内嵌芯核分簇的并行测试结构配置与规划问题 以求解多处理器
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规划问题为模型 分析了并行测试层次型 多芯核的规划 重点研究了最小化测试时间目标下多芯核最优分簇问题 以
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为实验对象 示例了芯核分簇的规划结果 该方法可用于 并行测试流程控制及 的可测性
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12. ,-.456789:; ,-. ,-.
设计0
关键词 系统芯片% + 内嵌芯核 测试规划 扫描测试 可测性设计
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中图分类号 * 文献标识码 国家标准学科分类与代码 )’(@A(’(
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