altera数字钟.doc

一．数字钟的功能要求1.基本功能（1） 准确计时，以数字形式显示时，分，秒的时间。（2） 小时的计时要求为“24翻1”，分和秒要求为60进位。（3） 校正时间，能够对“分”和“小时”进行调整。2.扩展功能（1） 定时闹钟（时间可通过按钮任意修改）（2） 仿广播电台整点报时（四低一高）（3） 数字跑表（具体启动/暂停，清零）（4） 日历（已完成主体代码） 二．数字钟的管脚定义***** Project compilation was successful** DEVICE SUMMARY **Chip/???????????????????? Input Output Bidir Memory Memory ??? LCsPOF?????? Device????????? Pins Pins?? Pins?? Bits % Utilized LCs % Utilizedcount???? EPF10K10LC84-4?? 6????? 25???? 0??? 0???????? 0 %??? 253??? 43 %User Pins:?????????????????? 6????? 25???? 0 三．主体电路设计与程序本系统采用的是Altera公司的FPGA器件Flex10K EPF10K10LC84-4,FLEX(灵活逻辑单元矩阵)系列是Altera应用非常广泛的产品，这些器件具有比较高的集成度及丰富的寄存器资源，采用了快速，可预测延时的连续式布线结构，是一种将CPLD和FPGA的优点结合于一体的器件；硬件描述语言HDL采用的是Verilog HDL. 1．60进制计数模块（秒和分共用些模块）module count_60(clk_count_60,clear,load,load_data,out,update,count_60_carry);input clk_count_60,clear,load,update; //update为计数器加1input[7:0] load_data;output[7:0] out;output count_60_carry;reg[7:0] out;wire count_60_carry;assign count_60_carry=((((out==8’h59)(clk_count_60==1))?1:0)(!update))?1:0; //定义进位信号,在校时模式下通过update键校分时控制不向小时进位，在计时模式下则能正常进位always @(negedge clk_count_60 or negedge clear)?? //异步模式，下降沿触发begin??? if(!clear) out=0;?? //低电平清零??? else???? begin???????? if(!load) out=load_data;?? //低电平置数???????? else if((out[7:4]==4’h5)(out[3:0]==4’h9)) out=0;???????? else if(out[3:0]==4’h9)?????????? begin ??????????? out[3:0]=0;??????????? out[7:4]=out[7:4]+1;?????????? end ???????? else if(out[3:0]9) out[3:0]=out[3:0]+1;???? end????????? endendmodule 2．24进制计数模块（小时计数）module count_24(clk_count_24,clear,load,load_data,out,count_24_carry);input clk_count_24,clear,load;input[7:0] load_data;output[7:0] out;output count_24_carry;reg[7:0] out;wire count_24_carry;assign count_24_carry=(((out==8’h23)(clk_count_24==1))?1:0); //进位信号always @(negedge clk_count_24 or negedge clear)?? //异步模式，下降沿触发begin??? if(!clear) out=0;?? //低电平清零??? else???? begin???????? if(!load) out=load_data;?? //低电平置数???????? else if((out[7:4]==4’h2)(out