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ALTERA公司DSP Stratix Kit 可开设实验内容如下： 第一章 绪论 1 1.1 概述 1 1.2 本书内容安排 2 1.3 基于FPGA的DSP系统设计流程 2 第二章 Stratix EP1S25 DSP Development Board 使用简介 4 2.1板上硬件组成 4 2.1.1组成元件 4 2.1.2板上接口 4 2.2 板上元件简介 4 2.2.1 Stratix EP1S25器件简介 4 2.2.2 A/D简介 5 2.2.3 D/A简介 5 2.3功能描述 6 2.3.1 Stratix板方框图 6 2.3.2 板上电源 6 2.4板上Stratix配置方法 6 2.4.1通过JTAG口配置 6 2.4.2非易失配置方案 7 2.5 hexout文件的产生 7 2.5.1 编译产生.hexout文件 7 2.5.2将.sof文件转化为.hexout文件 7 第三章 Quartus II设计向导 8 3.1频率计的VHDL设计 8 3.1.1 创建工程 8 3.1.2 编辑设计文件 11 3.1.3 编译前设置 15 3.1.4 编译及了解编译结果 17 3.1.5 仿真 19 3.1.6 引脚锁定和下载 24 3.1.7 Quartus II在 Windows 2000上的安装设置 27 3.2 使用宏功能块设计频率计 28 3.3 频率计结构原理 32 3.4 QuartusII3.0的新特性 33 3.4.1新器件支持 33 3.4.2 支持新的EDA特性 33 3.4.3 Assignments 34 3.4.4 新增Chip Editor功能 34 3.4.5 新增Incremental Fitting功能 34 3.4.6 新增Logic Options 34 第四章 DSP Builder开发环境 35 4.1 DSP builder 设计入门 35 4.1.1 DSP Builder及其设计流程 35 4.1.2 DSP Builder 设计向导 37 4.1.3调幅电路模型设计示例 60 4.1.4使用 SignalTap II嵌入式逻辑分析仪 68 4.2 DSP Builder设计进阶 75 4.2.l 层次化设计 75 4.2.2 用Modelsim进行RTL级VHDL仿真 83 4.2.3 使用Synplify进行综合 87 4.2.4 QuartusII与DSP Builder的接口 91 4.3 DSP Builder设计规则 92 4.3.1 位宽设计规则 92 4.3.2 频率设计规则 93 4.3.3 DSP Builder设计的命名规则 97 4.3.4 定点数据下标说明 97 4.3.5 在SBF中二进制小数点的位置 98 4.3.6 GoTo和From模块的支持特性 98 4.3.7 MegaCore功能块支持特性 99 4.3.8 层次化设计 99 4,3.9 黑盒子化 100 4.3.10 在外部RTL设计中使用DSP Builder模块 101 第五章 IP核简介 1 5.1常用IP核简介 1 5.1.1 FIR Core 1 5.1.2 IIR Core 1 5.1.3 Reed-Solomon Core 2 5.1.4 Viterbi Core 2 5.1.5 FFT Core 3 5.1.6 NCO Compiler 3 5.2 在Matlab/Simulink使用MegaCore核 3 第六章 SOPC Builder开发环境 1 6.1 创建Quartus II工程 1 6.2 创建 Nios 系统模块 3 6.2.1创建新的 .bdf 3 6.2.2开始使用SOPC Builder 4 6.2.3系统主频 5 6.2.4 加入CPU和IP模块 5 6.2.5 指定基地址 14 6.2.6 配置Nios系统 15 6.2.7生成Nios32并把它加入到设计中 16 6.2.8 把符号（symbol）加入到BDF文件中 17 6.2.9 加入引脚和基本单元 18 6.2.10 命名引脚 19 6.2.11 进行最后连接 20 6.3 编译（Compilation） 21 6.3.1 创建编译器设置 21 6.3.2 指定器件系列（Device Family）与型号 21 6.3.3 为器件引脚分配信号 22 6.3.4 确认引脚分配 23 6.3.5 指定设备与编程设置 23 6.3.6 指定配置文件类型 24 6.3.7 编译用户设计 24 6.4 编程（Programming） 25 6.4.1 配置FPGA 25 6.4.2 在Nios系统上运行软件 27 第七章 实验 1 实验一 FIR数字滤波器设计 1 一、 实验目的方法 1