altpll参数含义.doc

　 表2.Cyclone PLL功能 功能 说明 时钟倍增和倍减 M/（N×后缩放计数器）（1） 相位偏移 小至156皮秒（ps）的增量幅度（2），（3） 可编程占空比 ? 内部时钟输出数量 每个PLL两个输出 外部时钟输出数量（4） 每个PLL一个输出 锁定端口可以输入逻辑数组 ? PLL时钟输出可以输入逻辑数组 ? 表2注释：（1）M，N和后缩放计数器的值从1至32（2）最小的相位偏移量为压控振荡器（VCO）周期除以8（3） 对于角度调整，Cyclone FPGA的偏移输出频率的增量至少为45o。更小的角度增量可能取决于PLL时钟输出的倍增/倍减因子。（4） 100脚的扁平四方封装（TQFP）的EP1C3组件不支持PLL LVDS输出或外部时钟输出。144脚TQFP封装的EP1C6 PLL2不支持外部时钟输出。Cyclone PLL区块 PLL主要作用就是把内部/外部时钟的相位和频率同步于输入参考时钟。PLL由许多部分组成，共同完成相位调整。Cyclone PLL采用一个相位频率检测器（PFD）把参考输入时钟的上升沿和反馈时钟对齐。根据占空比规定确定下降沿。PFD产生一个上升或下降讯号，决定VCO是否需要以更高或更低的频率工作。PFD输出施加在电荷泵和环路滤波器，产生控制电压设置VCO的频率。如果PFD产生上升讯号，然后VCO就会增加。反之，下降讯号会降低VCO的频率。PFD输出这些上升和下降讯号给电荷泵。如果电荷泵收到上升讯号，电流注入环路滤波器。反之，如果收到下降讯号，电流就会流出环路滤波器。环路滤波器把这些上升和下降讯号转换为电压，作为VCO的偏置电压。环路滤波器还消除了电荷泵的干扰，防止电压过冲，这样就会最小化VCO的抖动。环滤波器的电压决定了VCO操作的速度。VCO是用四级差分环滤波器实现的。反馈环路中的倍减计数器增加输入参考频率以上的VCO频率，使得VCO频率（fVCO）等于输入参考时钟（fREF）的M倍。PFD的输入参考时钟（fREF）等于输入时钟（fIN）除以欲缩放计数器（N）。因此，PFD某个输入的反馈时钟（fFB）锁定于PFD的另一个输入的fREF）。VCO的输出输入三个后缩放计数器（G0、G1和E）。这些后缩放计数器可以在PLL中产生许多谐振频率。另外，PLL有内部延迟单元补偿全局时钟网的走线和外部时钟输出管脚的I/O缓冲器延迟。这些内部延迟是固定的，用户无法控制。　 ?图1是Cyclone PLL主要零件的框架图 图1的注释： （1） 100脚TQFP封装的EP1C3组件不支持PLL LVDS输入（2） 如果你采用LVDS标准，那么要使用PLL的两个CLK管脚。专有CLK管脚的辅助功能支持LVDS输入。对于PLL1，CLK0管脚的辅助功能是LVDSCLK1p，CLK1管脚的辅助功能是DSCLK1n。对于PLL2，CLK2管脚的辅助功能是LVDSCLK2p，CLK3管脚的辅助功能是LVDSCLK2n。（3） 100脚TQFP封装的EP1C3组件和144脚TQFP封装的EP1C6 PLL不支持外部时钟输出。 软件简述 Quartus II软件中用altpll宏功能调用Cyclone PLL。图2是Cyclone PLL的端口（用Quartus II altpll宏功能内的名称）以及来源和目的。要注意altpll的c[1..0]和e0时钟输出埠是由后缩放计数器G0、G1和E驱动的。G0和G1计数器驱动c0和c1 PLL输出的内部全局时钟网，E计数器驱动到e0 PLL输出连接的PLL外部时钟输出管脚。 　 ?图2 Cyclone PLL的埠 图2的注释：（1） 你可以把这些讯号分配给单端I/O标准或LVDS。（2） Inclk0必须由专用时钟输入管脚驱动（3） e0驱动两用PLL[2..1]_OUT管脚　 表3.PLL输入讯号 埠 说明 来源 目的 inclk0 PLL的时钟输入 专用时钟输入管脚（1） ÷n计数器 pllena（2） pllena是高有效讯号，是PLL的启动和复位讯号。它可以启动一个或两个PLL。当该讯号为低时，PLL时钟输出埠输出为GND，PLL失锁。一旦该讯号再次变高，锁定过程开始，PLL重新和输入参考时钟同步。可以由内部逻辑或任意的通用I/O管脚驱动pllena。 逻辑数组（3） PLL控制讯号 areset areset是高有效讯号，复位所有的PLL计数器为初始值。当该讯号为高时，PLL复位该计数器，失锁。一旦该讯号再次变低时，锁定过程开始，PLL重新和输入参考时钟同步。可以由内部逻辑或任意通用I/O管脚驱动areset。 逻辑数组（3） PFD pfdena pfdena是高有效讯号，启动PFD的升降输