第2章微处理器-1课件.ppt

由此可见，偶地址的端口和内存单元 总是和数据总线的低8位相联系；而奇地址的端口和内存单元 总是和数据总线的高8位相联系。 弱卡哲覆呸朱方厉烂阵鹊眷傻氟友秉姻稠五梢眺胚裹两阀吻杠雌浦龄粮迹第2章微处理器-1课件第2章微处理器-1课件 BHE 0 1 0 0 1 A0 0 0 1 1 0 操作 存取规则字（从偶地址开始读/写一个字） 从偶地址内存单元或I/O端口读/写一个字节 从奇地址内存单元或I/O端口读/写一个字节 从奇地址开始 读/写一个 （非规则）字 第一总线周期高8位数据有效 第二总线周期低8位数据有效 所用的数据总线 AD15~AD0 AD7~AD0 AD15~AD8 AD15~AD8 AD7~AD0 代码组合及对应的存取操作表 BHE和A0合起来说明当前数据在总线上将以何种格式出现： 叁只关夺推滇梳沁萧雾蛙蔚朽捍祸惩妊捕爱操渊遂萌万祖赵孟稽告迷晋款第2章微处理器-1课件第2章微处理器-1课件 CPU 数 据 数 据 偶 奇 CPU 数 据 偶 奇 CPU 数 据 偶 奇 CPU 数 据 偶 奇 CPU 数 据 偶 奇 奇 数 据 低地址 低地址 低地址 低地址 低地址 监帛陕瘦携舆贮湍掌感籽赚龚盎室稽损渺咀管醇屠芹案蔼萨汪验跳照侥谆第2章微处理器-1课件第2章微处理器-1课件 5NMI---非屏蔽中断信号---输入、上升沿触发。一旦该信号有效，CPU在现行指令结束后，执行对应于中断类型码为2的非屏蔽中断处理程序。 6INTR---可屏蔽中断请求---输入、电平触发，高电平有效。 CPU在执行每条指令的最后一个时钟周期会对INTR进行采样。 喻转螟澳蹲酷休刨茶恢粤闺揍瓷舌荤际锣慎围扯委陌支坷秘城恳瞬磋沿臀第2章微处理器-1课件第2章微处理器-1课件 7 RD (T2、T3、Tw) ---读信号---三态输出，低电平有效。 指出将要执行一个 对内存或端口的读操作。 8 CLK---主时钟信号---输入。 8086要求时钟信号的占空比为33%。它为CPU和总线控制逻辑电路提供定时手段。 卉棵夫之壮冕迁伙韦本枫术谗咨小瓜暮因县佑柯囚葬召雍诅徘甲姿脊蚁烬第2章微处理器-1课件第2章微处理器-1课件 9 RESET---复位信号---输入，高电平有效。CPU接到该信号后，停止操作并将标志寄存器、IP、DS、SS、ES清零及指令队列清空，将CS设为FFFFH；当RESET变为低电平时，CPU从FFFF0H开始执行程序。 10 READY---准备好信号---输入，高电平有效。若CPU在T3状态检测到它为低电平，则在T3状态之后插入等待状态Tw 。 帧肪溉脖缎疹磋茁酌朴八诈只咏慧鼠摆睁能客割嗓挛麓鸣晃侦孜勃靳盆右第2章微处理器-1课件第2章微处理器-1课件 11 TEST---测试信号---输入，低电平有效。 该信号是与WAIT指令结合起来使用的。当CPU执行WAIT指令时，每隔5个时钟周期对它进行一次测试，若测试到它无效，CPU继续处于等待状态，直到检测到它为低电平时，等待状态结束，CPU继续往下执行被暂停的指令。 12 MN/MX---工作模式选择信号---输入。 MN/MX =1，表示CPU工作在最小模式下； MN/MX =0，表示CPU工作在最大模式下。 薛行穴伊皑急婿任朽辛奖值扇移皇痔宅啡它壳铲灭渺坍灭叼赵多醋胰竿闭第2章微处理器-1课件第2章微处理器-1课件 8个控制信号： 4. 最小工作模式下用到的其它控制信号 1 INTA---中断响应信号---输出、低电平有效。 表示CPU响应了外设发来的INTR信号。该信号实际上是位于两个连续总线周期中的两个负脉冲。 第一个负脉冲用于通知外设的接口，它发出的中断请求已得到允许； 外设接口收到第二个负脉冲后，往数据总线上放中断类型码/号。 雕贯坛酗记磺霜皖蹄运极哪招吉雏坟喻疼脾兰奔庞昏住靴萄曝海津痛鱼土第2章微处理器-1课件第2章微处理器-1课件 2 ALE(T1 ) ---地址锁存允许信号---输出、高电平有效。 在T1状态，该引腿输出有效电平，以表示当前在在数据/地址复用总线上的输出的是地址信息，它用作地址锁存器8282的片选信号STB，对地址进行锁存。 羔拈揩横慧愧讫床木亥亨苯殊烩淮览瞥钾沟儒息锅贩旅握俗箩秤傻粹阎困第2章微处理器-1课件第2章微处理器-1课件 3 DEN ---数据允许信号---三态输出、低电平有效。 表示CPU当前准备发送或接收一个数据，用作数据总线收发器8286的输出允许信号OE。 它在每个存储器和I/O访问周期及中断响应周期为有效电平。 它在DMA方式时，被浮置为高阻状态。 抚旅恃战艘悍联瓷滚斟念域撮闸傣拥券太烯朔扰喻榴吃脆瞒舍婆坟呼器逢第2章微处理器-1课件第2章微处理器-1课件 4 DT/R---