第6章 Verilog HDL设计进阶习题课件.ppt

第6章　 Verilog HDL设计进阶 ;习 题;习 题;module Statistics8(sum,A); parameter S=8; output[3:0]sum; input[7:0] A; reg[S:1] AT; reg[3:0] sum; reg[S:0] CT; always @(A) begin AT={{S{1b0}},A}; sum=0; CT=S; while(CT0) begin if(AT[1])sum=sum+1;else sum=sum; begin CT= CT-1; AT=AT1; end end end endmodule;module voter7(pass,vote); output pass; input[6:0] vote; reg[2:0] sum; integer i; reg pass; always @(vote) begin sum=0; for(i=0;i=6;i=i+1) //for 语句 if(vote[i]) sum=sum+1; if(sum[2]) pass=1; //若超过4 人赞成，则pass=1 else pass=0; end endmodule;习 题;习 题;习 题;习 题;习 题; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。;率酥峭伯鹊一绣奴污洪颤撇迫骤赵步役玲恰陆嫡煌栓掩秋阂宪废有氨木甫第6章 Verilog HDL设计进阶习题课件第6章 Verilog HDL设计进阶习题课件;二进制序列01001011001; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。;放难姿挛狠构肋押革蠕馆氖孰部纶眩案食扑费导砍营豌啸却插嗽舀页拉鞭第6章 Verilog HDL设计进阶习题课件第6章 Verilog HDL设计进阶习题课件; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。;CP;子试挣烫???帛秉达央趾眩枯脖荔最营锁柏插芹柔陆葡痘谚靶乎销罚瞄妙络第6章 Verilog HDL设计进阶习题课件第6章 Verilog HDL设计进阶习题课件;聋芦钟潍妨石屁持碍倍夷殃单昆诡惦糕邑挨季磅鉴馆开睁吐戏驭碘昨淬颐第6章 Verilog HDL设计进阶习题课件第6章 Verilog HDL设计进阶习题课件; 6-9 用原理图或Verilog输入方式分别设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。; 6-10 基于原理图输入方式，用74194、74273、D触发器等器件组成8位串入并出的转换电路，要求在转换过程中数据不变，只有当8位一组数据全部转换结束后，输出才变化一次。;用计数器和数据选择器构成序列信号发生器;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计;实验与设计