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2 硬件描述语言VHDL基础;2.1 概述;组合电路设计方法比较;VHDL的优点：;2.2 VHDL的主要构件 ;2.2.1 实体 ;实体的一般格式; 名称 　 端口 信息 信号取值 类型：两值逻辑、整数、 实数、记录、数组 ;2.2.2 结构体 ;结构体的一般格式 ;[例2.2.2] 或门的结构体 ARCHITECTURE behave OF orgate IS BEGIN or_func：PROCESS (a，b) BEGIN IF(a=‘1’ or b=‘1’) THEN z = ‘1’； ELSE z = ‘0’； END IF； END process or_func； END behave； ;VHDL主要采取的描述方式;2.2.3 程序包 ;包体名总是与它对应的程序包名相同，package body 是保留字。 可以在包体出现的说明有：基本说明和子程序体等。 ;程序包的调用;2.2.4 库 ;库 好处 它使得编译过的设计能为大家共享VHDL库分为设计库和资源库两类。 调用 设计库无需使用library语句就可直接使用。 资源库存放常规元件和标准模块，使用前要预先用library语句声明。例如要调用库ieee的VHDL语句是：library ieee。 ;2.3 数据类型与运算 ;2.3.1标量数据类型 ;一个字符放入单引号中就定义了一个字符:‘x’ a ? z 中任一个字符、0 ? 9中的数字和特殊字符 数字系统中的信号 经常用位来表示 表示的方法是用‘0’或‘1’来表示一个位的两个可能值 位矢量数组 位矢量是用双引号括起来的位文字，称之为位矢量数组。例如:“001100”;布尔数据类型 一个布尔文字用来表示真(True)或者假(False) 一般关系操作会产生一个布尔量结果 整数与浮点数据类型的范围限制 由关键字range 和范围说明组成 形式较简单的范围说明是由两个表达式和一个方向组成，方向to表示范围的上升，方向downto 表示范围的下降。例如0 to 3和7 downto 0等。 ;枚举类型;物理类型举例 ;2.3.2 复合数据类型 ;2.3.3 IEEE标准数据类型“std_logic”和“std_logic_vector” ;2.3.4 运算及运算符 ;library ieee； use ieee.std_logic_1164.aLL； entity muls is port (a，b，c：in bit ； z ：out bit)； end muls； architecture ex of muls is begin z = a and not(b or c)； end ex； ;2.4 行为和结构描述 ;2.4行为和结构描述;2.4.1 ??程(PROCESS) ;2.4.1进程（PROCESS）;2.4.1进程（PROCESS）;2.4.2 并发行为 ;2.4.2 并发行为;2.4.2 并发行为;2.4.3 VHDL的行为描述 ;2.4.4 VHDL的结构描述 ;[例2.4.3] 比较器的结构描述 ENTITY compare IS PORT (a,b：IN BIT；c：OUT BIT)； END compare ； ARCHITECTURE struct OF compare IS SIGNAL i：BIT； COMPONENT xr2 PORT (x, y：IN BIT；z：OUT BIT)； END COMPONENT； COMPONENT inv PORT ( x：IN BIT；z：OUT BIT)； END COMPONENT； BEGIN U0：xr2 PORT MAP (a, b，I)； U1：inv PORT MAP (i，c)； END struct；;x;2.4.4 VHDL的结构描述