第4章HDL逻辑设计.ppt

module mux_32(q,q0,q1,q2,q3,q4,q5,q6,q7,q8,q9,q10,q11,q12,q13,q14,q15,q16,q17,q18,q19,q20,q21,q22,q23,q24,q25,q26,q27,q28,q29,q30,q31,raddr); output[31:0] q; input[31:0] q0,q1,q2,q3,q4,q5,q6,q7,q8,q9,q10,q11,q12,q13,q14,q15,q16,q17,q18,q19,q20,q21,q22,q23,q24,q25,q26,q27,q28,q29,q30,q31; input[4:0] raddr; reg [31:0] q; always @(raddr or q0 or q1 or q2 or q3 or q4 or q5 or q6 or q7 or q8 or q9 or q10 or q11 or q12 or q13 or q14 or q15 or q16 or q17 or q18 or q19 or q20 or q21 or q22 or q23 or q24 or q25 or q26 or q27 or q28 or q29 or q30 or q31) case(raddr) 5d0: q=q0; 5d1: q=q1; 5d2: q=q2; … … … 5d31: q=q31; endcase endmodule 状态划分及定义(续) S6：加密结果输出状态。需要控制的信号：shift、FD15:0、SLWR、FIFOADR1:0。 S7：解密S盒配置状态。需要控制的信号：load、address、din、SLOE、SLRD、FIFOADR1:0。 S8：密文装载状态。需要控制的信号：load、address、din、SLOE、SLRD、FIFOADR1:0。 S9：解密状态：需要控制的信号：stadec。 S10：解密结果输出状态。需要控制的信号：shift、FD15:0、SLWR、FIFOADR1:0。 状态转移图 状态转移及控制信号取值表 load、address、din、SLOE、SLRD、FIFOADR1:0 S1 密钥装载没结束 S1 load、address、din、SLOE、SLRD、FIFOADR1:0 S2 密钥装载结束 S1 SLOE、SLRD、FIFOADR1:0 S8 CONWD=0800H S0 SLOE、SLRD、FIFOADR1:0 S7 CONWD=1000H S0 SLOE、SLRD、FIFOADR1:0 S4 CONWD=2000H S0 SLOE、SLRD、FIFOADR1:0 S3 CONWD=4000H S0 SLOE、SLRD、FIFOADR1:0 S1 CONWD=8000H S0 SLOE、SLRD、FIFOADR1:0 S0 CONWD≠下述5个值，EMPTY S0 当前输出 下一状态 当前输入 当前状态 状态转移及控制信号取值表(续1) staenc S5 加密没结束 S5 staenc S6 加密结束 S5 load、address、din、SLOE、SLRD、FIFOADR1:0 S4 明文装载没结束 S4 load、address、din、SLOE、SLRD、FIFOADR1:0 S5 明文装载结束 S4 load、address、din、SLOE、SLRD、FIFOADR1:0 S3 加密S盒配置没结束 S3 load、address、din、SLOE、SLRD、FIFOADR1:0 S0 加密S盒配置结束 S3 keyexpen S2 密钥扩展没结束 S2 keyexpen S0 密钥扩展结束 S2 当前输出 下一状态 当前输入 当前状态 shift、FD15:0、SLWR、FIFOADR1:0 S10 解密结果输出没结束 S10 shift、FD15:0、SLWR、FIFOADR1:0 S0 解密结果输出结束 S10 stadec S9 解密没结束 S9 stadec S10 解密结束 S9 load、address、din、SLOE、SLRD、FIFOADR1:0 S8 密文装载没结束 S8 load、address、din、SLOE、SLRD、FIFOADR1:0 S9 密文装载结束 S8 load、address、din、SLOE、SLRD、FIFOADR1:0 S7 解密S盒配置没结束 S7 load、address、din、SLOE、SLRD、FIFOADR1:0 S0 解密S盒配置结束 S7 shift、FD15:0、SLWR、FIFOADR1:0 S6 加密结果输出没结束 S6 shift、FD15:0、