第6章 时序逻辑电路3.ppt

本次授课内容 小结 本次授课内容 小结 本次授课内容 小结 优点：时钟CP同时触发计数器中的全部触发器，所以工作速度快，工作效率高； 缺点：电路结构相对复杂。 由4个JK触发器组成的4位同步二进制加法计数器的逻辑图 二、同步计数器 分析：对于最低位，在每加1时状态都会改变。 对于其他高位，例如第i位， 若低于i位的各位不全为1，则第i位维持原状态不变； 若低于i位的各位全都为1，则第i位状态必须改变(0?1 或 1?0)。 1 1 0 1 0 1 1 ＋ 1 1 1 0 1 1 0 0 第1位 第2位 第3位 第4位 实际应用中，同步计数器一般用J-K触发器改装成的T 触发器或T触发器组成。若用T-FF，则CP有效时，该翻转的FF输入控制端Ti=1, 不该翻转的Ti=0。 1、同步二进制加法计数器 由逻辑图知，各触发器的驱动方程分别为: J0=K0=T0=1 J1=K1=T1=Q0 J2=K2=T2=Q0Q1 J3=K3=T3=Q0Q1Q2 Ti=Q0·Q1·····Qi-1 4位同步二进制加法计数器的时序图 从以上例子可以看出，若CP的频率为f0，则Q0 ,Q1,Q2 ,Q3的频率可分别为 、 、 、 ，这说明计数器具有分频作用，也叫做分频器（Frequency Divider），相对于f0的频率而言，各级输出依次称为二分频、四分频、八分频、十六分频。 4位同步二进制加法计数器电路图 74161基本电路图 进位输出 4位同步二进制加法计数器电路的状态转换表 4位同步二进制加法计数器状态转换图和时序图 2、同步二进制减法计数器 4位同步二进制减法计数器电路图 1 1 0 1 1 0 0 － 1 1 1 0 1 0 1 1 第1位 第2位 第3位 第4位 分析：对于最低位，在每减1时状态都会改变。 对于第i位， 若低于i位的各位不全为0时，则第i位维持原状态不变； 若低于i位的各位全为0，则第i位状态必须改变(0?1 或 1?0)。 Ti=Q0·Q1·····Qi-1 3、同步二进制可逆计数器 4位同步二进制可逆计数器电路图 74LS191基本电路图 当S=1时，下边三个与非门被封锁，上面三个与非门被打开，进行加法计数； 当S=0时，下边三个与非门被打开，上面三个与非门被封锁，进行减法计数； 以8421码同步十进制计数器为例进行分析： （从设计的角度来分析——） 4、同步十进制计数器 4、同步十进制计数器 以8421码同步十进制计数器为例进行分析： （从设计的角度来分析——） 8421码同步十进制计数器电路逻辑图 74160基本电路图 4、同步十进制计数器 进位输出 8421码同步十进制计数器电路的状态转换表 8421码同步十进制计数器状态转换图和时序图 一、异步时序逻辑电路的设计 步骤参考同步时序逻辑电路，关键是每个触发器时钟的选择，次态方程的化简要比同步时序逻辑电路复杂。注意无关项的运用。 计数器中能计到的最大数称为计数长度或计数容量， n位二进制计数器的计数容量为2n-1，而称计数器的状态总数N=2n 为计数器的模。 * * 第六章 时序逻辑电路 Chapter 6 Sequential Logic Circuit 第一节 概述 第二节 时序逻辑电路的三种基本描述方法 第三节 同步时序逻辑电路分析 第四节 异步时序逻辑电路分析 第五节 时序逻辑电路的设计方法及设计实例 第六节 几种常见的时序逻辑电路 第七节 时序逻辑电路的竞争－冒险现象 异步时序逻辑电路分析 一、异步时序逻辑电路的分析步骤 1、写输出方程 2、写驱动方程 3、写状态方程 4、填状态转换表 5、画状态转换图 6、画时序波形图 7、分析其功能 8、检查自启动 上次课内容回顾 由于是异步，时钟不同步，所以不可以使用卡诺图法求状态转换图。需一步步的进行分析。 细心！ 上次课内容回顾 同步时序逻辑电路的设计过程示意图 “简” “宜” 同步时序逻辑电路的一般设计流程： “全” “巧” 时序逻辑电路的自启动设计 卡诺图中无关项的使用。无关项为0？为1？ 上次课内容回顾 §6.5.3 异步时序逻辑电路的设计方法(*) 异步时序电路设计除了需完成同步电路所应做的各项工作以外，还要为每个触发器选定合适的时钟信号。这是异步时序电路设计时所遇到的特殊问题。 反应在设计步骤上，则在选定触发器类型之后，还要为每个触发器选定时钟信号。 【例3】试用J